VHDL的教案.docx

1、VHDL的教案VHDL硬件描述语言的教案 第一章 概述教学内容： 1、课程简介：本门课的学习基础是建立在数字电路与系统这门课的基础上。 2、课程的学时分配： 理论教学： 16学时；实验教学：16学时。 理论教学：共分成为七个部分。 第一部分： 概述 介绍了VHDL硬件描述语言的发展过程，为什么要学习VHDL语言以及传统设计与VHDL设计的对照。 第二部分： VHDL的模型结构 详细介绍了VHDL语言的实体和结构体。 第三部分： 基本词法元素、标识符、数据对象、属性及运算符。第四部分： VHDL的基本语句、子结构、包集合及配置 介绍了顺序语句和并发语句，在学生掌握了VHDL的基本语句基础上，再介

2、绍它的包、库及配置。 第五部分： 组合逻辑电路设计 介绍了基本门、编码器、译码器、多路选择器、比较器、求补器、三态门及总线缓冲器。 第六部分： 时序逻辑电路设计 介绍了触发器、比较器、锁存器、计数器移位寄存器和状态机的设计； 第七部分： 数字系统的设计举例。实验教学： 共分为十个实验，其中实验九和实验十为大型实验。 成绩评定标准：本门课是实践性很强的课程，成绩评定是以完成的实验的情况来定。完成六个实验以下为：不及格。 完成六七个实验为：及格。 完成八个实验为：中等。 完成九个实验为：良好。 完成十个实验为：优秀。1.1 VHDL的诞生一、目的二、DOD为什么会提出这个计划呢？ 1、原因 2、问

3、题的解决1.2 为什么要用VHDL语言一、为什么要用VHDL语言 二、如何学习VHDL语言 1、介绍VHDL的参考书 2、注意学习方法 3、强调上机强调: 编程实验是掌握VHDL最佳的途径。三、VHDL的主要优点(4个优点)四、VHDL的不足之处五、用VHDL设计硬件电路的过程 详细介绍VHDL的一般设计流程1.3 传统设计与VHDL设计的对照 一、传统设计二、VHDL语言的设计 三、传统设计与VHDL设计的对照 教学要求： 1、了解VHDL硬件描述语言的发展过程。 2、懂得为什么要学习VHDL语言重要性。 3、掌握传统设计和VHDL设计的对应关系，即：VHDL的实体对应电路的符号，VHDL的

4、结构体对应电路图（功能）。教学重点：1、让学生了解VHDL硬件描述语言的发展过程和应用前景。 2、让学生懂得学习VHDL语言的重要性以及学习的方法。教学方法：采用传统设计和VHDL设计的方法进行对比的方式来阐述第一章的内容。 教学手段：采用多媒体PPT播放达到良好的教学目的。 第二章 VHDL的模型结构教学内容： 2.1 VHDL语言设计的基本单元及其构成2.1.1设计实体（Design entity) 实体的一般格式为： ENTITY 实体名 ISGENERIC （类属表）； PORT （端口表）；END 实体名； 一、类属（GENERIC）二、端口（PORT） 1、端口名2、模式 3、数据

5、类型（TYPES）2.1.2 结构体（ARCHITECTURE）用VHDL语言描述结构体功能有三种方法： （1）行为描述法：以算法的形式来描述数据变换。（2）数据流描述法：是按照数据流动的方向来进行描述的。 （3）结构描述法：是按照逻辑元件的连接进行描述的。结构体的一般描述格式ARCHITECTURE 结构体 OF 实体名 IS 定义语句 信号定义； 类型定义； 元件定义； 子程序定义；BEGIN 并行处理语句； 并行信号赋值语句； 进程语句； 元件例化语句；END 结构体名； 1、结构体名称的命名 2、定义语句3、并行处理语句2.2 结构体的描述方式 一、行为描述二、结构描述(structu

6、ral descriptions)三、数据流描述（Dataflow Descriptions) 教学要求： 1、了解一个完整的VHDL语言程序通常包含五个部分：实体（ENTITY）结构体（ARCHITECTURE）配置（CONFIGURATION）包集合（PACKAGE）库（LIBRARY） 其中，实体和结构体是构成一个系统或电路的最基本结构。2、掌握VHDL语言描述结构体功能的三种设计和描述方法（即：行为描述、结构描述、数据流描述）。教学重点： 1、实体 （1）类属强调：类属在可编程器件的开发工具中一般都不支持，只有在EDA的工具中才支持。如果支持也是有选择性的支持。 （2）端口强调： 端口

7、组织结构必须是一个名字、一个通信模式、一个数据类型。 端口名的命名要与惯例接轨。 端口名一定要用英文字母打头。 （3）端口模式 强调：正确使用端口模式。掌握好：OUT 与 BUFFER 和 BUFFER 与INOUT它们之间的应用范围。（4）数据类型强调：VHDL语言是一种强类型语言，数据类型定义严格。使用时端口的数据类型一定要匹配，否则就会出错。2、结构体 用VHDL语言描述结构体功能有三种方法： （1）行为描述法：以算法的形式来描述数据变换。 （2）数据流描述法：是按照数据流动的方向来进行描述的。（3）结构描述法：是按照逻辑元件的连接进行描述的。一、结构体的一般描述格式ARCHITECTU

8、RE 结构体 OF 实体名 IS 定义语句 信号定义； 类型定义； 元件定义； 子程序定义；BEGIN 并行处理语句； 并行信号赋值语句； 进程语句； 元件例化语句；END 结构体名； 二、 结构体的描述方式 结构体的三种描述方式采用举例（例如：用四位等值比较器）来说明。强调: 在三种描述方式中，特别要重点介绍结构描述法。因为它不仅是一种设计方法，还是一种设计思想，是大型电子系统设计高层次主管人员必须掌握的设计方法。教学方法：1、大量采用举例。2、通过实验的方法来验证理论课上讲的内容。3、采用课堂提问的方式，一对一的进行交流。教学手段：采用多媒体PPT播放达到良好的教学目的。作业：（上机实验）

9、实验一：1. fundation3.1和ISE5.2i 开发软件的使用。2. 实验一 ：四位等值比较器（结构化描述）（作业）。第三章 基本词法元素、标识符、数据对象、数据类型 及属性 教学内容：3.1 基本词法单元一、注释二、数的表示三、字符四、字符串五、位串3.2 标识符(Identifiers)VHDL 的标识符和规则。3.3 数据对象（Data Objects 新概念）1、介绍常量（constant）、信号（signal)、变量（variable)的物理含义。 2、介绍常量（constant）、信号（signal)、变量（variable)的书写格式。 3、变量的使用规则和限制范围。 4

10、、有关信号的使用规则说明。5、信号与变量的区别3.4 数据类型（Data Type)VHDL的主要数据类型包含有：标量类型、复合类型、存取类型和文件类型。重点介绍：标量类型、复合类型。存取类型和文件类型不介绍。一、标量类型 （scalar types)1、介绍它的写格式为： Type is ； 2、分别介绍 整数类型（Integer Types) 浮点类型（Floating Types) 可枚举类型（Enumeration Type) 物理类型（Physical Types)二、复合类型（Composite Type ） 1、介绍数组类型和记录类型的定义。2、介绍数组类型（Array Type

11、s)的书写格式。 3、介绍记录类型（Record Types）的书写格式。三、子类型（subtype) 1、介绍子类型的书写格式。 2、介绍它的范围限制和下标限制。四、数据类型的转换分别介绍： “std_logic_1164”、 “std_logic_arith”、 “std_logic_unsignend”三个的包集合中提供的数据类型变换函数。3.5 属性（Attributes)1、介绍属性的书写格式： 2、重点介绍属性在时钟上的应用。3.6 VHDL语言的运算操作符 1、介绍VHDL中有四类操作符：逻辑运算符、关系运算符、算术运算符、并置运算符。 2、重点介绍并置运算符“&”的应用。教学要

12、求：掌握基本词法元素、标识符、数据对象、数据类型 及属性在编程中的规则、限制范围以及应用。教学重点：1、重点介绍数据对象（Data Objects 新概念）。2、重点介绍数据类型的转换。3、重点介绍属性在时钟上的应用。教学方法： 1、大量采用举例。2、通过实验的方法来验证理论课上讲的内容。3、采用课堂提问的方式，一对一的进行交流。教学手段：采用多媒体PPT播放达到良好的教学目的。第四章 VHDL的基本语句教学内容：4.1 进程语句（process statements) 1、进程语句的书写格式进程名： -名字标号，是可选项。 Process 变量说明语句 -定义该进程所需的局部数据环境及类型。

13、 . Begin 顺序说明语句 -顺序程序，定义该进程的行为。 . End process进程名； 2、举例4.2 WAIT语句（等待语句）一、WAIT使用的范围二、WAIT语句可设置为四种不同的条件 WAIT -无限等待;（死循环，不可用）WAIT ON -敏感信号量变化；WAIT UNTIL -条件满足； WAIT FOR -时间到。1、WAIT ON 书写格式为：WAIT ON 信号 ， 信号 2、WAIT UNTIL书写格式为： WAIT UNTIL 表达式 ； 3、WAIT FOR 书写格式为: WAIT FOR 时间表达式 ；4、多条件WAIT 语句5、超时等待4.3 断言语句 1

14、、顺序断言语句 -只用于在进程、函数及过程之内。2、并行断言语句 -应用于进程、函数及过程之外。4.4 并发描述语句（concurrent statement)1、并发信号赋值语句 书写格式： = ；2、条件赋值语句（condition signal assignments statement )书写格式： signal_name = value_1 when condition1 else value_2 when condition2 else value_3 when condition3 else value_N ;3、选择信号赋值语句（selection signal assignm

15、ents statements )书写格式： with selection_signal select signal_name = expression1 when valuce1 ; expression2 when valuce2 ; . Expression N when valuce N ;End data_flow ;4.5 顺序语句（sequential statements)一、条件控制语句 条件控制语句有 if 和 case 语句。 1、 if 语句 书写格式有三种类型： （1） if then ； end if ; -缺省的 if 语句。（或者称为门闩控制的if语句） （2）

16、if then ； else ； end if ; -称为if 语句的二选一控制的if语句。（3） if then ； elsif ； . elsif ； end if ; -多选择控制的if 语句强调：IF语句都有一个X 状态传递问题：2、case语句 -用于描述总线或编码、译码的行为及状态机。 Case 与 if 相同之处：它们都根据某个条件在多个语句集中进行选择。 Case 与 if 不相同之处：Case语句的一般书写格式：case is when = ； when | = ； when = ； when others = ；End case ; 二、迭代控制语句（iterations

17、control statements ) 1、循环语句（loop statements )用途：用于实现重复的操作。（1）for循环语句的一般书写格式： ： for in loop ； end loop ;(2) While 循环语句一般书写格式为： ： while loop ； end loop ；2、条件性的迭代循环语句（conditional iterations statements )一般书写格式为： next when ；4.6 生成语句（ generate)一般书写格式为： 生成标号： 生成方案 GENERATE 生成语句 ； END GENERATE 生成标号 ；4.7 COM

18、PONENT 语句一般书写格式为： COMPONENT 元件名 GENERIC 说明 -参数说明 PORT 说明 -端口说明 END COMPONENT ；4.8 元件例化（COMPONENT_INSTANT）一般书写格式为： 标号名： 元件名 PORT MAP (信号，.) ;1、映射方法有两种 ： 位置映射 和 名称映射 。 位置映射方法 名称映射方法4.9 延时语句在VHDL语言中存在两种延时类型：惯性延时和传输延时 1、惯性延时-器件延时2、传输延时 -总线延时，连接线的延时及ASIC芯片中的路径延时。4.10 多驱动器描述语句在VHDL语言中，创建一个驱动器可以由一条信号代入语句来实

19、现。当有多个信号并行输出时，在构造体内部必须利用代入语句，分别对每个信号创建一个驱动器。例如：b和d输出共同驱动信号a。Architecture archsample of sample isBegin a = b after 5ns ; a B ; (2) A B ; (3) A = B ; 5.5、加法器和求补器一、一位全加器电路的描述二、八位加法器的描述八位加法器的实现是通过全加器的进位位级联而实现的。它的VHDL源文件描述是利用元件例化的方法来描述的。三、求补器八位求补器电路方框图5.6、三态门及总线缓冲器一、三态门电路二、总线缓冲器总线缓冲器分为： 单向缓冲器 和 双向缓冲器 。1、

20、单向缓冲器（单向总线缓冲器）在微型计算机的总线驱动中，经常要用单向总线缓冲器，他通常由多个三态门组成，用来驱动地址总线和控制总线。一个八位的单向总线缓冲器如图所式：2、双向总线缓冲器双向总线缓冲器用于对数据总线的驱动和缓冲，典型的双向总线缓冲器的电路图和真值表如下所示：作业：(上机实验)实验三： 4位宽多路选择器 3/8译码器 八位加法器 四位二进制数转换成两位BCD码（选做） 教学要求： 1、掌握基本逻辑门的描述方法。 2、掌握编码器和译码器的描述方法。 3、掌握多路选择器的描述方法 4、掌握比较器的描述方法。 5、掌握加法器和求补器的描述方法 6、掌握三态门及总线缓冲器的描述方法。教学重点：教会学生用不同的描述方法实现组合逻辑电路，并对不同描述方法所综合的结果进行评价的能力。教学方法： 1、大量采用举例。2、通过实验的手段达到教学目的。教学手段：采用多媒体PPT播放达到良好的教学目的。第六章 时序逻辑电路设计（sequential logic design ) 教学内容：6.1 时钟信号的VHDL描述方法一、时钟边沿的描述1、时钟上升沿的描述 时钟信号起始值为0，故属性值：