QuartusII教程完整版.docx

1、QuartusII教程完整版Quartus II 的利用在那个地址，第一用最简单的实例向读者展现利用Quartus II软件的全进程。进入WINDOWS XP后，双击Quartus II图标，屏幕如下图。图 Quartus II 治理器 工程成立利用 New Project Wizard，能够为工程指定工作目录、分派工程名称和指定最高层设计实体的名称。 还能够指定要在工程中利用的设计文件、其它源文件、用户库和 EDA 工具，和目标器件系列和器件（也能够让Quartus II 软件自动选择器件）。成立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如下图。图 成立

2、项目的屏幕（2）输入工作目录和项目名称，如下图。能够直接选择Finish，以下的设置进程能够在设计进程中完成。图 项目目录和名称（3）加入已有的设计文件到项目，能够直接选择Next，设计文件能够在设计进程中加入，如下图。图 加入设计文件（4）选择设计器件，如下图。图 选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如下图。图 选择EDA 工具（6）成立项目完成，显示项目概要，如下图。图 项目概要 原理图的输入原理图输入的操作步骤如下：（1）选择File 菜单下 New ，新建图表/原理图文件，如图所示。图 新建原理图文件（2）在图的空白处双击，屏幕如下图：（3）在图的Symbol Na

3、me 输入编辑框中键入dff后，单击 ok按钮。现在可看到光标上粘着被选的符号，将其移到适合的位置（参考图 ）单击鼠标左键，使其固定；（4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如下图；在图中，将光标移到右边input右边待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；图 空白的图形编辑器图 选择元件符号的屏幕图 放置所有元件符号的屏幕（5）重复（4）的方式将DFF和output连起来，完成所有的连 线电路如下图；（6）在图中，双击input_name使其衬低变黑后，再键入clk，及命名该输入信号

4、为clk，用相同的方式将输出信号概念成Q；如下图。（7）在图中单击保留按钮，以默许的try1 文件名保留， 文件后缀为bdf。图 完成连线后的屏幕图 完成全数连接线的屏幕（8）在图中，单击编译器快捷方式按钮，完成编译后，弹 出菜单报告错误和警告数量，并生成编译报告如下图；图 完成编译的屏幕（9）假设需指定器件，选择Assignments菜单下Device选项，屏 幕如下图；图 器件设置（10）完成如下图的选择后，单击OK按钮回到工作环境；（11）依照硬件接口设计，对芯片管脚进行绑定。选择Assignments菜单下Pins选项；（12）双击对应管脚后Location空白框，显现下拉菜单当选择要

5、绑定的管脚，如下图；图 管脚趾定（13）在图中完成所有管脚的分派，并把没有效到的引 脚设置为As input tri-stated, AssignmentsDeviceDevice and Pin Options Unused Pins，然后从头编译项目；（14）对目标版适配下载，（此处以为实验板已安装妥当，有 关安装方式见实验板详细说明）单击按钮，屏幕显示如图所示；图 适配下载界面（15）选择Hardware Setup ，如下图；图 下载硬件设置（16）在图当选择添加硬件ByteBlasteMV or ByteBlaster II，如下图；图 添加下载硬件（17）能够依照需要添加多种硬件于

6、硬件列表中，双击可选列表中需要的一种，使其出此刻当前选择硬件栏中（本实验板采纳ByteBlaster II 下载硬件），如下图；图 选择当前下载硬件（18）选择下载模式，本实验板可采纳两种配置方式，AS模式对配置芯片下载，能够掉电维持，而JTGA模式对FPGA下载，掉电后FPGA信息丢失，每次上电都需要从头配置，如下图；图 选择下载模式（19）选择下载文件和器件，JTAG 模式利用后缀为sof 的文件，AS模式利用后缀为pof的文件，选择需要进行的操作，别离如图，图所示；利用AS模式时，还要设置Assignments 菜单下Device，如图，选择图中Device & Pin Options，

7、如图，选择利用的配置芯片，编译；图 JTAG下载模式图 AS下载模式图 器件选项图 配置芯片选择（20）点击Start按键，开始下载。 文本编辑 （verilog）这一节中将向读者简单介绍如何利用Quartus II软件进行文本编辑。文本编辑（verilog）的操作如下：（1）成立咱们的project2项目如以下图：图 成立项目project2（2）在软件主窗口单击File菜单后，单击New选项，选择Verilog HDL File选项，如图所示：图 新建Verilog HDL文件（3）单击OK进入空白的文本编辑区，进行文本编辑，本节列举一个D触发器的例子，其完成后的屏幕如图所示；图 完成编辑

8、后的屏幕（4）V文件名必需与模块面相同，将文件设置为顶层文 件，ProjectSet as Top-level Entity（5）完成编辑后的步骤与完成原理图编辑的步骤相同，请参考 节有关内容。（6）利用v文件生成原理图模块。在v文件编辑界面中，FileCreat/UpdateCreat Symbol Files for Curent File. 波形仿真下面以节中project2为例，介绍利用Quartus II 软件自带的仿真器进行波形仿真的步骤。（1）打开project2 项目，新建波形仿真文件，如图；图 新建矢量波形文件（2）在成立的波形文件左侧一栏中，点击鼠标右键，在弹出菜单当选择

9、Insert Node or Bus，如下图；图 矢量波形文件节点加入（3）在显现的图中，选择Node Finder，将打开Node Finder 对话框，本实验对输入输出的管脚信号进行仿真，因此在Filter 当选择 Pins：all，点击List 按钮，如下图；图 节点加入工具框图 Node Finder 对话框（4）在图左栏中选择需要进行仿真的端口通过中间的按钮加入到右栏中，点击OK，端口加入到波形文件中，如图；图 加入仿真节点后的波形图 （5）在图中，选择一段波形，通过左侧的设置工具条，给出需要的值，设置完成鼓励波形，保留后如下图；图 设置好鼓励波形的波形文件 （6）设置为功能仿真：AssignmentTiming Analysis Settings- Simulator SettingsSimulation mode 选择Functional, 生成网络表ProcessingGenerate Functional Simulation Netlist；（7）点击快捷按钮，开始仿真，完成后取得波形如下图，依照分析，功能符合设计要求。图 波形仿真结果