EDA课程设计报告模板.docx

1、EDA课程设计报告模板EDA技术综合设计课程设计报告报告题目 ： 数字秒表设计 作者所在系部： 电子工程系 作者所在专业： 自动化 作者所在班级： 作 者 姓 名 ： 指导教师姓名： 完 成 时 间 ： 2010/12/3 内 容 摘 要秒表共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，这样便于和显示译码器的连接。当计时达60分钟后，蜂鸣器鸣响10声。除此之外，整个秒表还需有一个启动信号和一个归零信号，以便秒表能随意停止及启动。秒表的逻辑结构较简单，它主要由显示译码器、分频器、十进制计数器、六进制计数器和报

2、警器组成。四个10进制计数器：用来分别对百分之一秒、十分之一秒、秒和分进行计数；两个6进制计数器：用来分别对十秒和十分进行计数；分频器：用来产生100HZ计时脉冲；显示译码器：完成对显示的控制。 根据电路持点，用层次设计概念将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口。按适配划分后的管脚定位，同相关功能块硬件电路接口连线。用VHDL语言描述所有底层模块。清零信号为异步清零。当最高位记到6时 停止计数 显示译码器全部显示零，并发出十声警报声。按下复位按钮后继续计数。关键词 ：EDA、可编程逻辑器件、计数器、显示器目 录十进制计数器5六进制计数器6选择数码管7显示数码管8响铃装置

3、9总设计电路图10课题名称数字秒表设计完成时间2010/12/3指导教师职称学生姓名班 级总体设计要求和技术要点 秒表共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，这样便于和显示译码器的连接。当计时达60分钟后，蜂鸣器鸣响10声。除此之外，整个秒表还需有一个启动信号和一个归零信号，以便秒表能随意停止及启动。秒表的逻辑结构较简单，它主要由显示译码器、分频器、十进制计数器、六进制计数器和报警器组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲。工作内容及时间进度安排课程设计成果课程设计任务书十进制

4、计数器模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jsq_10 is port(clk,en,rst:in std_logic; C10 :out std_logic_vector(3 downto 0); C :out std_logic);end jsq_10;architecture one of jsq_10 issignal q:std_logic_vector(3 downto 0);begin process(clk,en,rst) begin if(clkev

5、ent and clk=1)then if(rst=0)then q=0000; elsif(en=1)then if(q=1001)then q=0000;C=1; else q=q+1;C=0; end if; end if; end if; end process;C10=q;end one;十二进制计数器模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jsq_12 is port(clk,en,rst:in std_logic; C12 :out std_logic_ve

6、ctor(3 downto 0); end jsq_12;architecture one of jsq_12 issignal q:std_logic_vector(3 downto 0);begin process(clk,en,rst) begin if(clkevent and clk=1)then if(rst=0)then q=0000; elsif(en=1)then if(q=1011)then q=0000; else q=q+1; end if; end if; end if; end process;C12=q;end one;十六进制可逆计数器模块library iee

7、e;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jsq_16_kn is port(clk,rst,en,plus_sub:in std_logic; C16_SHI,C16_GE:out std_logic_vector(3 downto 0);end jsq_16_kn;architecture one of jsq_16_kn issignal dout:std_logic_vector(7 downto 0); begin process(clk,rst,en,plus_sub) begin if

8、(clkevent and clk=1)then if(rst=0)then dout=00000000; elsif(en=0)then dout=dout; else if(plus_sub=1)then if(dout=9)then dout=dout+7; elsif(dout=21)then dout=00000000; else dout=dout+1; end if; elsif(plus_sub=0)then if(dout=16)then dout=dout-7; elsif(dout=0)then dout=00010101; else dout=dout-1; end i

9、f; end if; end if; end if; end process;C16_SHI=dout(7)&dout(6)&dout(5)&dout(4);C16_GE=dout(3)&dout(2)&dout(1)&dout(0);end one;六十进制计数器模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jsq_60 is port( clk,rst,en :in std_logic; C60_shi :buffer std_logic_vector(3 downto 0

10、); C60_ge :buffer std_logic_vector(3 downto 0);end jsq_60;architecture one of jsq_60 issignal dout:std_logic_vector(7 downto 0);signal dout_3_0:std_logic_vector(3 downto 0); begin dout_3_0=C60_ge; process(clk,rst) begin if(clkevent and clk=1)then if(en=1)then if(rst=0) or (dout=89)then dout=00000000

11、; else if(dout_3_0=9)then dout=dout+7; else dout=dout+1; end if; end if; end if; end if; end process;C60_shi=dout(7)&dout(6)&dout(5)&dout(4);C60_ge=dout(3)&dout(2)&dout(1)&dout(0);end one; 数码管显示模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;en

12、tity jsq_disp is port ( CLK,RESET :in std_logic; C10,C12,C16_GE,C16_SHI,C60_GE,C60_SHI :std_logic_vector(3 downto 0); SEL :out std_logic_vector(2 downto 0); LED :out std_logic_vector(6 downto 0);end jsq_disp;architecture abc_bcd of jsq_disp issignal COUNT:std_logic_vector(2 downto 0);signal DOUT:std

13、_logic_vector(6 downto 0);signal ABC:std_logic_vector(3 downto 0);begin SEL=COUNT;LED=DOUT;process(CLK,RESET) begin if(RESET=0) then COUNT=101)THEN COUNT=000; else COUNT ABCABCABCABCABCABCABC DOUT DOUT DOUT DOUT DOUT DOUT DOUT DOUT DOUT DOUT DOUT DOUT DOUT DOUT DOUT DOUTDOUT=0000000;end case;end process;end abc_bcd;指导教师评语及设计成绩 评 语 课程设计成绩： 指导教师： 日期： 年 月 日