半导体名词解释0301181316.docx

1、半导体名词解释03011813161.何谓 PIE PIE的主要工作是什幺答： Process Integration Engineer工（ 艺整合工程师 ）, 主要工作是整合各部门 的资源 , 对工艺持续进行改善 , 确保产品的良率（ yield）稳定良好。2.200mm，300mm Wafer 代表何意义答： 8吋硅片（wafer）直径为 200mm , 直径为 300mm 硅片即 12吋.3.目前中芯国际现有的三个工厂采用多少 mm 的硅片 （wafer）工艺未来北京的 Fab4（四厂）采用多少 mm 的 wafer 工艺答：当前 13厂为 200mm（8 英寸）的 wafer, 工艺水

2、平已达工艺。未来北京 厂工艺 wafer 将使用 300mm（12 英寸）。4.我们为何需要 300mm答： wafer size 变大，单一 wafer 上的芯片数 （chip）变多，单位成本降低200300 面积增加倍 ,芯片数目约增加倍5.所谓的 um 的工艺能力 （technology）代表的是什幺意义 答：是指工厂的工艺能力可以达到 um 的栅极线宽。当栅极的线宽做的越 小时，整个器件就可以变的越小，工作速度也越快。6.从 的 technology 改变又代表的是什幺意义 答：栅极线的宽（该尺寸的大小代表半导体工艺水平的高低）做的越小时， 工艺的难度便相对提高。从 - - - - 代

3、表着每一个阶段工艺能力的提 升。7.一般的硅片 （wafer）基材（substrate）可区分为 N,P两种类型（type）,何谓 N, P-type wafer答：N-type wafer 是指掺杂 negative 元素（5 价电荷元素，例如： P、As）的硅 片 , P-type 的 wafer 是指掺杂 positive 元素 （3 价电荷元素 , 例如：B、In）的硅片。8.工厂中硅片（ wafer）的制造过程可分哪几个工艺过程 （module） 答：主要有四个部分： DIFF（扩散）、TF（薄膜 ）、PHOTO（光刻）、 ETCH（刻 蚀）。其中 DIFF又包括 FURNACE炉（

4、 管 ）、WET（湿刻）、IMP（离子 注入 ）、RTP（快速热处理 ）。TF 包括 PVD（物理气相淀积 ）、CVD（化学气相淀积 ） 、CMP（化学机械 研磨 ）。硅片的制造就是依据客户的要求，不断的在不同工艺过程（ module）间 重复进行的生产过程，最后再利用电性的测试，确保产品良好。9.一般硅片的制造常以几 P 几 M 及光罩层数 （mask layer）来代表硅片工艺的时间 长短，请问几 P 几 M 及光罩层数 （mask layer）代表什幺意义答：几 P几 M 代表硅片的制造有几层的 Poly（多晶硅）和几层的 metal（金属导 线）.一般 的逻辑产品为 1P6M（ 1层的

5、 Poly和 6层的 metal）。而光罩层数( mask layer)代表硅片的制造必需经过几次的 PHOTO(光刻) .10.Wafer 下线的第一道步骤是形成 start oxide 和 zero layer 其中 start oxide 的 目的是为何答：不希望有机成分的光刻胶直接碰触 Si 表面。2在 laser刻号过程中 ,亦可避免被产生的粉尘污染。11.为何需要 zero layer 答：芯片的工艺由许多不同层次堆栈而成的 , 各层次之间以 zero layer 当做 对准的基准。12.Laser mark是什幺用途 Wafer ID 又代表什幺意义答： Laser mark 是

6、用来刻 wafer ID, Wafer ID 就如同硅片的身份证一样 ,一个 ID 代表一片硅片的身份。13.一般硅片的制造 (wafer process)过程包含哪些主要部分答：前段( frontend )-元器件 (device)的制造过程。2后段( backend)-金属导线的连接及护层( passivation)14.前段( frontend )的工艺大致可区分为那些部份 答： STI的形成 (定义 AA区域及器件间的隔离 )2阱区离子注入( well implant )用以调整电性3栅极 (poly gate)的形成4源/漏极( source/drain)的形成5硅化物 (salic

7、ide)的形成15.STI 是什幺的缩写 为何需要 STI答：STI: Shallow Trench Isolation浅( 沟道隔离 )，STI可以当做两个组件 ( device) 间的阻隔 , 避免两个组件间的短路 .16.AA 是哪两个字的缩写 简单说明 AA 的用途答： Active Area, 即有源区，是用来建立晶体管主体的位置所在，在其上形 成源、漏和栅极。两个 AA 区之间便是以 STI来做隔离的。17.在 STI的刻蚀工艺过程中，要注意哪些工艺参数答： STI etch(刻蚀)的角度；2STI etch 的深度；3STI etch 后的 CD尺寸大小控制。(CD contro

8、l, CD=critical dimension)18.在 STI 的形成步骤中有一道 liner oxide(线形氧化层) , liner oxide 的特 性功能为何答： Liner oxide 为 1100C, 120 min 高温炉管形成的氧化层，其功能为： 修补进 STI etch 造成的基材损伤；2将 STI etch 造成的 etch 尖角给于圆化 ( corner rounding)。19.一般的阱区离子注入调整电性可分为那三道步骤 功能为何 答：阱区离子注入调整是利用离子注入的方法在硅片上形成所需要的组件电 子特性，一般包含下面几道步骤：1Well Implant ：形成 N

9、,P 阱区；2Channel Implant：防止源 / 漏极间的漏电；3Vt Implant：调整 Vt(阈值电压)。20.一般的离子注入层次( Implant layer)工艺制造可分为那几道步骤 答：一般包含下面几道步骤：1光刻 (Photo)及图形的形成；2离子注入调整；3离子注入完后的 ash (plasma(等离子体 )清洗 )4光刻胶去除( PR strip)21.Poly(多晶硅)栅极形成的步骤大致可分为那些答： Gate oxide(栅极氧化层 )的沉积；2Poly film 的沉积及 SiON(在光刻中作为抗反射层的物质 )的沉积)；3Poly 图形的形成 (Photo)；

10、4Poly及 SiON的 Etch；5Etch 完后的 ash( plasma(等离子体 )清洗)及光刻胶去除( PR strip)；6Poly 的 Re-oxidation(二次氧化)。22.Poly(多晶硅)栅极的刻蚀 (etch)要注意哪些地方答： Poly 的 CD(尺寸大小控制；2避免 Gate oxie 被蚀刻掉，造成基材( substrate)受损 .23.何谓 Gate oxide (栅极氧化层 ) 答：用来当器件的介电层，利用不同厚度的 gate oxide ,可调节栅极电压对不同器件进行开关24.源/ 漏极(source/drain)的形成步骤可分为那些答： LDD的离子注

11、入( Implant )；2Spacer的形成；3N+/P+IMP高浓度源 /漏极(S/D)注入及快速热处理 (RTA：Rapid Thermal Anneal)25.LDD是什幺的缩写 用途为何答：LDD: Lightly Doped Drain. LDD是使用较低浓度的源 /漏极, 以防止组件产 生热载子效应的一项工艺。26.何谓 Hot carrier effect (热载流子效应 )答：在线寛小于以下时 , 因为源 /漏极间的高浓度所产生的高电场 ,导致载流 子在移动时被加速产生热载子效应 , 此热载子效应会对 gate oxide 造成破坏 , 造 成组件损伤。27.何谓 Space

12、r Spacer蚀刻时要注意哪些地方答：在栅极 （Poly）的两旁用 dielectric（ 介电质）形成的侧壁， 主要由 Ox/SiN/Ox 组成。蚀刻 spacer 时要注意其 CD大小， profile（剖面轮廓 ），及 remain oxide（残 留氧化层的厚度 ）28.Spacer的主要功能答：使高浓度的源 /漏极与栅极间产生一段 LDD区域 ;2作为 Contact Etch时栅极的保护层。29.为何在离子注入后 , 需要热处理 （ Thermal Anneal）的工艺答：为恢复经离子注入后造成的芯片表面损伤 ;2使注入离子扩散至适当的深度 ; 使注入离子移动到适当的晶格位置。3

13、0.SAB是什幺的缩写 目的为何答：SAB：Salicide block, 用于保护硅片表面， 在 RPO （Resist Protect Oxide） 的 保护下硅片不与其它 Ti, Co形成硅化物 （salicide）31.简单说明 SAB工艺的流层中要注意哪些答：SAB 光刻后（ photo ），刻蚀后（etch）的图案（特别是小块区域）。要 确定有完整的包覆（ block）住必需被包覆（ block）的地方。2remain oxide （残留氧化层的厚度 ）。32.何谓硅化物 （ salicide）答：Si 与 Ti 或 Co 形成 TiSix 或 CoSix, 一般来说是用来降低接触

14、电阻值 （ Rs, Rc）。33.硅化物 （salicide）的形成步骤主要可分为哪些答： Co（或 Ti）+TiN的沉积；2第一次 RTA（快速热处理）来形成 Salicide。3将未反应的 Co（Ti）以化学酸去除。4第二次 RTA （用来形成 Ti的晶相转化 , 降低其阻值 ）。34.MOS 器件的主要特性是什幺 答：它主要是通过栅极电压（ Vg）来控制源，漏极 （S/D）之间电流，实现其 开关特性。35.我们一般用哪些参数来评价 device 的特性 答：主要有 Idsat、Ioff 、Vt、Vbk（breakdown）、Rs、Rc；一般要求 Idsat、Vbk （breakdown）

15、值尽量大， Ioff 、 Rc尽量小， Vt、Rs尽量接近设计值 .36.什幺是 IdsatIdsat 代表什幺意义 答：饱和电流。 也就是在栅压 （Vg）一定时，源/漏（Source/Drain）之间流动的最 大电流 .37.在工艺制作过程中哪些工艺可以影响到 Idsat 答：Poly CD多（ 晶硅尺寸 ）、Gate oxide Thk（栅氧化层厚度 ）、AA（有源区）宽度、Vt imp.条件、 LDD imp.条件、 N+/P+ imp. 条件。38.什幺是 Vt Vt 代表什幺意义答：阈值电压（ Threshold Voltage），就是产生强反转所需的最小电压。当 栅极电压 VgVt

16、时, MOS处于关的状态， 而 Vg=Vt时，源/漏之间便产生导电沟 道， MOS处于开的状态。39.在工艺制作过程中哪些工艺可以影响到 Vt答： Poly CD、Gate oxide Thk. （栅氧化层厚度 ）、AA（有源区）宽度及 Vt imp.条 件。40.什幺是 Ioff Ioff 小有什幺好处 答：关态电流， Vg=0时的源、漏级之间的电流，一般要求此电流值越小越 好。 Ioff 越小, 表示栅极的控制能力愈好 , 可以避免不必要的漏电流 （省电）。41.什幺是 device breakdown voltage 答：指崩溃电压（击穿电压），在 Vg=Vs=0时， Vd 所能承受的最

17、大电压，当 Vd 大于此电压时，源、漏之间形成导电沟道而不受栅压的影响。在器件越做 越小的情况下，这种情形会将会越来越严重。42.何谓 ILD IMD 其目的为何答： ILD ：Inter Layer Dielectric, 是用来做 device 与 第一层 metal 的隔离 （ isolation），而 IMD：Inter Metal Dielectric ，是用来做 metal 与 metal 的隔离 （isolation）.要注意 ILD及 IMD在 CMP后的厚度控制。43.一般介电层 ILD 的形成由那些层次组成答： SiON层沉积（用来避免上层 B,P渗入器件 ）；2BPSG（

18、掺有硼、磷的硅玻璃）层沉积；3PETEO（S 等离子体增强正硅酸乙脂）层沉积；最后再经 ILD Oxide CMP（SiO2的化学机械研磨 ）来做平坦化。44.一般介电层 IMD 的形成由那些层次组成答： SRO层沉积 （用来避免上层的氟离子往下渗入器件 ）；2HDP-FSG（掺有氟离子的硅玻璃）层沉积 ;3PE-FSG（等离子体增强 , 掺有氟离子的硅玻璃）层沉积；使用 FSG的目的是用来降低 dielectric k 值, 减低金属层间的寄生电容。 最后再经 IMD Oxide CMP（SiO2的化学机械研磨 ）来做平坦化。45.简单说明 Contact（CT）的形成步骤有那些答： Con

19、tact是指器件与金属线连接部分，分布在 poly、AA 上。1Contact 的 Photo （光刻）；2Contact 的 Etch 及光刻胶去除 （ash & PR strip；）3Glue layer（粘合层）的沉积；4CVD W（钨）的沉积5W-CMP 。46.Glue layer（粘合层）的沉积所处的位置、成分、薄膜沉积方法是什幺答：因为 W较难附着在 Salicide上,所以必须先沉积只 Glue layer再沉积 W Glue layer是为了增强粘合性而加入的一层。主要在 salicide与 W（CT）、W（VIA）与 metal 之间, 其成分为 Ti和 TiN, 分别采用

20、 PVD 和 CVD方式制作。47.为何各金属层之间的连接大多都是采用 CVD的 W-plug（钨插塞 ） 答： 因为 W 有较低的电阻； W 有较佳的 step coverage(阶梯覆盖能力 ) 。48.一般金属层 (metal layer)的形成工艺是采用哪种方式大致可分为那些步骤 答： PVD (物理气相淀积 ) Metal film 沉积 光刻 (Photo)及图形的形成；3Metal film etch 及 plasma(等离子体 ) 清洗(此步驺为连序工艺， 在同一个机台 内完成，其目的在避免金属腐蚀)4Solvent 光刻胶去除。49.Top metal 和 inter met

21、al 的厚度，线宽有何不同答：Top metal 通常要比 inter metal 厚得多，工艺中 inter metal 为 4KA,而 top metal 要 8KA.主要是因为 top metal 直接与外部电路相接，所承受负载较大。一 般 top metal 的线宽也比 inter metal 宽些。50.在量测 Contact /Via(是指 metal 与 metal 之间的连接)的接触窗开的好 不好时 , 我们是利用什幺电性参数来得知的答：通过 Contact 或 Via 的 Rc值，Rc值越高，代表接触窗的电阻越大 , 一 般来说我们希望 Rc 是越小越好的。51.什幺是 Rc

22、 Rc代表什幺意义 答：接触窗电阻，具体指金属和半导体( contact)或金属和金属 (via)，在相 接触时在节处所形成的电阻，一般要求此电阻越小越好。52.影响 Contact (CT) Rc的主要原因可能有哪些答： ILD CMP 的厚度是否异常；CT 的 CD大小；3CT 的刻蚀过程是否正常；4接触底材的质量或浓度( Salicide，non-salicide)；5CT的 glue layer(粘合层)形成；6CT的 W-plug。53.在量测 Poly/metal 导线的特性时 , 是利用什幺电性参数得知 答：可由电性量测所得的 spacing & Rs 值来表现导线是否异常。54

23、.什幺是 spacing如何量测 答：在电性测量中，给一条线 (poly or metal) 加一定电压，测量与此线相邻 但不相交的另外一线的电流， 此电流越小越好。 当电流偏大时代表导线间可能发 生短路的现象。55.什幺是 Rs 答：片电阻(单位面积、单位长度的电阻) ，用来量测导线的导电情况如何。一般可以量测的为 AA(N+,P+), poly & metal.56.影响 Rs有那些工艺答： 导线 line(AA, poly & metal)的尺寸大小。 (CD=critical dimension) 导线 line(poly & metal )的厚度。3导线 line (AA, poly

24、 & metal) 的本身电导性。 (在 AA, poly line 时可能为注入 离子的剂量有关)57.一般护层的结构是由哪三层组成 答： HDP Oxide高( 浓度等离子体二氧化硅 ) SRO Oxide( Silicon rich oxygen富氧二氧化硅)3SiN Oxide58.护层的功能是什幺答：使用 oxide或 SiN层, 用来保护下层的线路，以避免与外界的水汽、空 气相接触而造成电路损害。59.Alloy 的目的为何答： Release 各层间的 stress(应力)，形成良好的层与层之间的接触面 降低层与层接触面之间的电阻。60.工艺流程结束后有一步骤为 WAT，其目的为

25、何答：WAT(wafer acceptance test), 是在工艺流程结束后对芯片做的电性测量， 用来检验各段工艺流程是否符合标准。(前段所讲电学参数 Idsat, Ioff, Vt, Vbk(breakdown), Rs, Rc就是在此步骤完成)61.WAT 电性测试的主要项目有那些答： 器件特性测试； Contact resistant (Rc)；3Sheet resistant (Rs；)4Break down test；5电容测试；6Isolation (spacing test)。62.什么是 WAT Watch 系统 它有什么功能答： Watch 系统提供 PIE工程师一个工具

26、 , 来针对不同 WAT测试项目 ,设置 不同的栏住产品及发出 Warning警告标准, 能使 PIE工程师早期发现工艺上的问 题。63.什么是 PCM SPEC答：PCM (Process control monitor) SPEC广义而言是指芯片制造过程中所有工 艺量测项目的规格 ,狭义而言则是指 WAT 测试参数的规格。64.当 WAT 量测到异常是要如何处理答： 查看 WAT 机台是否异常 ,若有则重测之 利用手动机台 Double confirm3检查产品是在工艺流程制作上是否有异常记录4切片检查65.什么是 EN EN有何功能或用途答：由 CE发出,详记关于某一产品的相关信息 (包

27、括 Technology ID, Reticle and some split condition ETC .) 或是客户要求的事项 (包括 HOLD, Split, Bank, Run to complete, Package .), 根据 EN提供信息我们才可以建立 Process flow及处理此 产品的相关动作。66.PIE工程师每天来公司需要 Check哪些项目(开门五件事 )答： Check MES系统, 察看自己 Lot 情况 处理 in line hold lot.(defect, process, WAT)3分析汇总相关产品 in line 数据 .(raw data & S

28、PC)4分析汇总相关产品 CP test 结果5参加晨会 , 汇报相关产品信息67.WAT工程师每天来公司需要 Check哪些项目(开门五件事 )答： 检查 WAT 机台 Status 检查及处理 WAT hold lot 检查前一天的 retest wafer 及量测是否有异常4是否有新产品要到 WAT5交接事项68.BR工程师每天来公司需要 Check哪些项目 （开门五件事 ）答： Pass down Review urgent case status Check MES issues which reported by module and line4Review documentati

29、on5Review task status69.ROM 是什幺的缩写答： ROM: Read only memory唯读存储器70.何谓 YE 答： Yield Enhancement 良率改善71.YE在 FAB中所扮演的角色 答：针对工艺中产生缺陷的成因进行追踪， 数据收集与分析， 改善评估等工 作。进而与相关工程部门工程师合作提出改善方案并作效果评估。72.YE工程师的主要任务 答： 降低突发性异常状况。 (Excursion reduction) 改善常态性缺陷状况。 (Base line defect improvement)73.如何 reduce excursion 答：有效监控

30、各生产机台及工艺上的缺陷现况 , defect level 异常升高时迅速 予以查明，并协助异常排除与防止再发。74.如何 improve base line defect 答：藉由分析产品失效或线上缺陷监控等资料， 而发掘重点改善目标。 持续 不断推动机台与工艺缺陷改善活动，降低 defect level 使产品良率于稳定中不断 提升75.YE 工程师的主要工作内容答： 负责生产过程中异常缺陷事故的追查分析及改善工作的调查与推 动。 评估并建立各项缺陷监控 (monitor) 与分析系统。 开发并建立有效率的缺陷工程系统，提升缺陷分析与改善的能力。4协助 module 建立 off-line

31、 defect monitor system, 以有效反应生产机台状况。76.何谓 Defect 答： Wafer 上存在的有形污染与不完美，包括1Wafer 上的物理性异物(如：微尘，工艺残留物，不正常反应生成物)。2化学性污染(如：残留化学药品，有机溶剂)。 图案缺陷(如： Photo 或 etch 造成的异常成象，机械性刮伤变形，厚度不均 匀造成的颜色异常)。4Wafer 本身或制造过程中引起的晶格缺陷。77.Defect 的来源 答： 素材本身：包括 wafer, 气体，纯水，化学药品。 外在环境：包含洁净室，传送系统与程序。 操作人员：包含无尘衣，手套。4设备零件老化与制程反应中所产生的副生成物。78.Defect 的种类依掉落位置区分可分为 答： Random defect : defect 分布很散乱 cluster defect : defect 集中在某一区域 Repeating defect : defect 重复出现在同一区域79.依对良率的影响 Defect 可分为 答： Killer defect =对良率有影响 Non-Ki