基于FPGA的数字钟设计.docx

1、基于FPGA的数字钟设计 基于FPGA的数字钟系统 姓名：蒋佳霖 学号：1023000657 学院：物理与电子学院摘要：本文利用FPGA的Verilog语言设计数字钟系统。并采用Quartuse进行综合，仿真，实验。经过测试，本文所设计的系统基本可以实现数字的计时和显示，调整时间的功能。关键字:FPGA，Verilog语言，数字钟系统1、 设计所实现的功能本文所设计的数字钟系统能进行时，分，秒的显示，和对时间的校正。能够利用按键进行“调时”，“调分”，“清秒”的功能，随时对数码管进行调整和校正。数字钟系统是由系统时钟，数码管，FPGA，三个功能键组成。2、 设计所采用的思想本文所设计的数字钟系

2、统采用Veriloig自顶而下的设计方法。在编程中，通过键位的数值的判断来调用例化语句实现控制模块对计时模块和分频模块的控制。3、 各模块的代码及测试情况分频模块的代码：module szz_fenpin(clk,clk_1HZ);input clk;outpit clk_1HZ;reg31:0 count; always (posedge clk) begin if ( count M/2-1) begin count = count + 1; end else begin count = 0; clk_1HZ = clk_1HZ; endendendmodule注：本文所使用的分频模块只能

3、进行偶数分频。M为分频的倍数。计时模块：module szz_js(clk_1HZ,num1,num2,num3,num4,num5,num6);input clk_1HZ;output reg3:0 num1,num2,num3,num4,num5,num6;always(posedge clk_1HZ)begin if(num6=4b10)&(num5=4b100)begin num5=4b0;num6=4b0;endelse if(num5=4b1001)beginnum6=num6+4b1;num5=4b0;endelse if(num4=4b0110) beginnum5=num5+

4、4b1;num4=4b0;endelse if(num3=4b1001)beginnum3=4b0;num4=num4+4b1;endelse if(num2=4b0110)beginnum2=4b0;num3=num3+4b1;endelse if(num1=4b1001)beginnum1=4b0;num2=num2+4b1;endelsebeginnum1=num1+4b1;endendendmodule 注:本文所使用的计时模块的代码采用状态机，非阻塞语句赋值，所以在判以后不会立即清零，所以判断采用是当其为5的时候才进行下一次状态，并在下一次状态进行清零。控制语句：module szz

5、_kz(clk,rst,turn1,turn2,turn3,n1,n2,n3,n4,n5,n6,rs1,rs2,rs3,rs4,rs5,rs6);input clk,turn1,turn2,turn3,rst;input 3:0 n1,n2,n3,n4,n5,n6;output reg3:0 rs1,rs2,rs3,rs4,rs5,rs6;reg3:0num1,num2,num3,num4,num5,num6;always(posedge clk)beginif(!rst)beginrs1=n1;rs2=n2;rs3=n3;rs4=n4;rs5=n5;rs6=n6;endelse beginr

6、s1=n1;rs2=n2;rs3=n3;rs4=n4;rs5=n5;rs6=n6;rs5=rs5+num5;rs3=rs3+num3;if(turn1) begin rs5=n5; num5=num5+4b1; endif(turn2) begin rs3=n3; num3=num3+4b1; endif(turn3) begin rs2=0; rs1=0; endendendmodule注：本控制程序是对键位的高电平进行监测，则进行清秒，调分，调时的功能。4、 程序的测试图图为计数模块的部分的图形。图为程序调试以后的结果5、 程序代码注：因为在FPGA的试验台上有1HZ的CLK信号，所以在实

7、现时可以将CLK信号直接设置为1HZ，故省略例化分频语句。module szz_js(clk_1HZ,num1,num2,num3,num4,num5,num6);input clk_1HZ;output reg3:0 num1,num2,num3,num4,num5,num6;always(posedge clk_1HZ)begin if(num6=4b10)&(num5=4b100)begin num5=4b0;num6=4b0;endelse if(num5=4b1001)beginnum6=num6+4b1;num5=4b0;endelse if(num4=4b0110) beginn

8、um5=num5+4b1;num4=4b0;endelse if(num3=4b1001)beginnum3=4b0;num4=num4+4b1;endelse if(num2=4b0110)beginnum2=4b0;num3=num3+4b1;endelse if(num1=4b1001)beginnum1=4b0;num2=num2+4b1;endelsebeginnum1=num1+4b1;endendendmodule module szz_kz(clk,rst,turn1,turn2,turn3,n1,n2,n3,n4,n5,n6,rs1,rs2,rs3, rs4,rs5,rs6)

9、;input clk,turn1,turn2,turn3,rst;input 3:0 n1,n2,n3,n4,n5,n6;output reg3:0 rs1,rs2,rs3,rs4,rs5,rs6;reg3:0num1,num2,num3,num4,num5,num6;always(posedge clk)beginif(!rst)beginrs1=n1;rs2=n2;rs3=n3;rs4=n4;rs5=n5;rs6=n6;endelse beginrs1=n1;rs2=n2;rs3=n3;rs4=n4;rs5=n5;rs6=n6;rs5=rs5+num5;rs3=rs3+num3;if(turn1) begin rs5=n5; num5=num5+4b1; endif(turn2) begin rs3=n3; num3=num3+4b1; endif(turn3) begin rs2=0; rs1=0; endend