DDR存贮器控制器mpc83xx中文手册.docx

1、DDR存贮器控制器mpc83xx中文手册第九章 DDR存贮器控制器9.1 绪论 完全可编程的DDR SDRAM控制器支持大多数第一代JEDEC标准的、可用的x8或x16 DDR和DDR2存贮器，包括非缓存式和寄存式DIMM，但不支持在同一个系统中混合使用不同的存贮器类型或非缓存式和寄存式DIMM。内置的错误检测和校正（ECC）保证可靠的高频操作具有极低的位差错率。动态电源管理和自动预充电模式简化了存贮器系统的设计。丰富的特有特性，包括ECC差错注入，支持快速系统调试。注意本章中，“存贮体（bank）”指由一个片选指定的实际存贮体；“逻辑存贮体（logical bank）”指每个SDRAM芯片中

2、四个或八个子存贮体中的一个。一个子存贮体由存贮器访问期间存贮体地址（MBA）上的两位或三位指定。 图9-1是DDR存贮器控制器及其相关接口的概要结构图。9.5节“功能描述”包括该控制器的详图。图9-1 DDR存贮器控制器简化结构图9.2 特性 DDR存贮器控制器包括这些与众不同的特性： 支持DDR和DDR2 SDRAM 64/72位SDRAM数据总线。支持DDR和DDR2的32/40位SDRAM数据总线 满足所有SDRAM定时参数的可编程设置 支持下列SDRAM配置： 四个物理存贮体（片选），每个存贮体独立寻址 带有x8/x16/x32数据端口的64M位到4G位设备（无直接x4支持） 非缓存式

3、和寄存式DIMM 芯片选择交叉支持 支持数据屏蔽信号和子双字（sub-double-word）写的读修改写。注意，仅在ECC启用时，读修改写才是必要的。 支持两位差错检测和一位差错恢复ECC（8位校验字校验64位数据） 四表项输入请求队列 打开页面管理（每个逻辑存贮体都有专门的表项） 自动DRAM初始化序列或软件控制的初始化序列 自动DRAM数据初始化 支持最多八个（posted）更新 两倍SDRAM时钟的存贮器控制器时钟频率，支持睡眠电源管理 支持差错注入9.2.1 操作模式 DDR存贮器控制器支持下列模式： 动态电源管理模式。DDR存贮器控制器在SDRAM没有挂起的数据事务时，通过使SDR

4、AM CKE信号无效，可以减少功耗。 自动预充电模式。清除DDR_SDRAM_INTERVALBSTOPRE让存贮器控制器在每次读或写事务时，都发出自动预充电命令。通过置位CSn_CONFIGAP_n_EN，每个独立片选的自动预充电模式可以独立启用。9.3 外部信号说明 本节介绍DDR存贮器控制器的外部信号，说明当信号有效或无效时和当信号为输入或输出时的信号的行为。注意信号名字上的横线指示该信号为低有效，例如/MCAS（列地址选通）。低有效信号在它们为低时称为有效，为高时称为无效。不是低有效的信号，例如MDQ（数据总线），在它们为高时称为有效，为低时称为无效。9.3.1 信号概述 存贮器控制器

5、信号分为以下几组： 存贮器接口信号 时钟信号 调试信号 表9-1显示了存贮器控制器外部信号是如何分组的。设备硬件规范有表示引脚号的引线图。它还列出了所有的电气和机械规范。表9-1 DDR存贮器接口信号汇总表名字功能/说明复位引脚数I/OMDQ0:63 数据总线全064I/OMDQS0:8 数据选通全09I/O/MDQS0:8 数据选通反码全19I/OMECC0:7 差错校验和纠正全08I/O/MCAS 列地址选通11OMA14:0 地址总线全015OMBA2:0 逻辑存贮体地址全03O/MCS0:3 片选全04O/MWE写允许11O/MRAS行地址选通11OMDM0:8 数据屏蔽全09I/OM

6、CK0:5 DRAM时钟输出全06O/MCK0:5 DRAM时钟输出（补码）全06OMCKE0:1 DRAM时钟允许全02OMODT0:3 DRAM（on-die）终止全04OMDVAL存贮器调试数据正确01OMSRCID0:4存贮器调试源ID全05OMDIC0:1驱动器阻抗校准高Z2I/O 表9-2给出了存贮器地址信号映射。表9-2 存贮器地址信号映射信号名字（输出）JEDEC DDR DIMM信号（输入）信号名字（输出）JEDEC DDR DIMM信号（输入）最高位MA14A14MA4A4MA13A13MA3A3MA12A12MA2A2MA11A11MA1A1MA10A10最低位MA0A0

7、MA9A9MA8A8MA7A7最高位MBA2MBA2MA6A6MBA1MBA1MA5A5最低位MBA0MBA09.3.2 详细信号说明 下面几节介绍DDR SDRAM控制器的输入和输出信号、它们不同状态的含义、以及有效和无效的相对时序信息。9.3.2.1 存贮器接口信号 表9-3说明了DDR控制器存贮器接口信号。表9-3 存贮器接口信号详细信号说明信号I/O说明MDQ0:63 I/O数据总线。DDR存贮器控制器上的输入和输出信号O作为双向数据总线的输出，这些信号按下面介绍的那样工作。状态含义有效/无效表示正被DDR存贮器控制器驱动的数据的值。时序有效/无效与对应的数据选通（MDQS）信号重合。

8、高阻当前未处理READ或WRITE命令；存贮器控制器或DRAM当前未驱动数据。I作为双向数据总线的输入，这些信号按下面介绍的那样工作。状态含义有效/无效表示正被外部DDR SDRAM驱动的数据的状态。时序有效/无效DDR SDRAM在READ事务期间驱动数据。高阻当前未处理READ或WRITE命令；存贮器控制器或DRAM当前未驱动数据。MDQS0:8 /MDQS0:8 I/O数据选通。读数据时作为输入，写数据时作为输出。数据选通可以是单端的（single ended），也可以是差分的O作为输出，数据选通由DDR存贮器控制器在写事务期间驱动。存贮器控制器总是将这些信号驱动为低电平，除非已经发出了

9、读操作，且期望的数据选通到达。这样就避免了在DRAM接口无事务时数据选通为高电平。状态含义有效/无效传输正电平捕获数据时为高，传输负电平捕获数据时为低。在写数据“眼睛”的中心；与读数据眼睛重合。将其当作时钟。在信号翻转时数据正确。关于字节通道的分配见表9-37。时序有效/无效如果WRITE命令在时钟边沿n到达，则DRAM的数据选通在时钟边沿n+1时在数据眼睛中心宣告有效。更多信息参见JEDEC DDR SDRAM规范。I作为输入，数据选通由外部DDRSDRAM在读事务期间驱动。存贮器控制器使用数据选通来同步数据锁存。状态含义有效/无效接收正电平捕获数据时为高，接收负电平捕获数据时为低。在写数据

10、“眼睛”的中间；与读数据“眼睛”重合。将其当作时钟。在信号翻转时数据有效。关于字节通道的分配见表9-37。时序有效/无效如果READ命令在时钟边沿n到达，且TIMING_CFG_1CASLAT规定的锁存为m个时钟，则DRAM的数据选通在时钟边沿n+m 时与数据重合。更多信息参见JEDEC DDR SDRAM规范。MECC0:7 I/O差错校验和纠正编码。DDR控制器双向ECC总线的输入和输出信号。MECC0:5在正常和调试模式中都起作用。O作为正常模式输出，ECC信号表示DDR控制器在写时驱动的ECC的状态。作为调试模式输出，MECC0:5提供源ID和数据有效的信息。状态含义有效/无效表示DD

11、R控制器在写时驱动的ECC的状态。时序有效/无效与MDQ的时序相同。高阻与MDQ的时序相同。I作为输入，表示SDRAM设备在读时驱动的ECC的状态。状态含义有效/无效表示DDR SDRAM在读时驱动的ECC的状态。时序有效/无效与MDQ的时序相同。高阻与MDQ的时序相同。MA14:0O地址总线。存贮器控制器到DRAM的地址输出。MA14:0携带对应行和列地址位的DDR存贮器接口的15个地址位。MA0是存贮器控制器地址输出的最低位。状态含义有效/无效表示DDR存贮器控制器驱动的地址。包括不同部分的地址，与存贮器大小和存贮器控制器发出的DRAM命令有关。关于这些信号映射的完整介绍见表9-40。时序

12、有效/无效在存贮器控制器启用时，就始终驱动地址。在向DRAM驱动事务时（/MCS有效）有效。高阻在存贮器控制器禁用时。MBA2:0O逻辑存贮体地址。驱动SDRAM逻辑（或内部）存贮体地址引脚的输出。每个SDRAM支持四个或八个可寻址的逻辑子存贮体。存贮器控制器的输出存贮体地址的位0必须与SDRAM的输入存贮体地址的位0相连。MBA0，三个存贮体地址信号的最低有效位，在模式寄存器设置命令期间有效，以指定扩展模式寄存器。状态含义有效/无效在存贮器访问的行地址阶段，选择要激活的DDR SDRAM逻辑（或内部）存贮体；在存贮器访问的列地址阶段，选择用于读或写操作的SDRAM内部存贮体。表9-40介绍了

13、所有情况下的这些信号的映射。时序有效/无效与MAn的时序相同。高阻与MAn的时序相同。/MCASO列地址选通。低有效SDRAM地址复用信号。/MCAS对读和写操作，以及模式寄存器设置、刷新和预充电命令都有效。状态含义有效为读和写操作指示总线上有一个有效的SDRAM列地址。关于其他SDRAM命令所要求的/MCAS状态的更多信息见表9-45。无效不保证列地址有效时序有效/无效有效/无效的时序由9.4.1.4节“DDR SDRAM定时配置0（TIMING_CFG_0）”、9.4.1.5节“DDR SDRAM定时配置1（TIMING_CFG_1）”、9.4.1.6节“DDR SDRAM定时配置2（TI

14、MING_CFG_2）”和9.4.1.3节“DDR SDRAM定时配置3（TIMING_CFG_3）”介绍的值控制。高阻只要存贮器控制器不是禁用的，就始终驱动/MCAS。/MRASO行地址选通。低有效SDRAM地址复用信号。/MCAS对激活命令有效。此外还用于模式寄存器设置和刷新命令。状态含义有效为读和写操作指示总线上有一个有效的SDRAM行地址。关于其他SDRAM命令所要求的/MRAS状态的更多信息见表9-45。无效不保证行地址有效时序有效/无效有效/无效的时序由9.4.1.4节“DDR SDRAM定时配置0（TIMING_CFG_0）”、9.4.1.5节“DDR SDRAM定时配置1（TI

15、MING_CFG_1）”、9.4.1.6节“DDR SDRAM定时配置2（TIMING_CFG_2）”和9.4.1.3节“DDR SDRAM定时配置3（TIMING_CFG_3）”介绍的值控制。高阻只要存贮器控制器不是禁用的，就始终驱动/MCAS。/MCS0:3 O片选。存贮器控制器支持四个片选。状态含义有效选择一个物理SDRAM存贮体执行9.4.1.1节“片选存贮体范围（CSn_BNDS）”和9.4.1.2节“片选存贮体配置（CSn_CONFIG）”介绍的存贮器访问操作。DDR控制器将某个/MCS0:3信号置为有效，开始一个存贮器周期。无效指示当前周期无SDRAM活动。时序有效/无效有效时向

16、SDRAM报告有新的事务。事务必须遵循在TIMING_CFG_0TIMING_CFG_3中设置的定时限制。高阻只要存贮器控制器不是禁用的，就始终驱动。/MWEO写允许。在向SDRAM发出写事务时有效。它还用于模式寄存器设置命令和预充电命令。状态含义有效指示一个存贮器写操作。关于其他SDRAM命令所要求的/MWE状态的更多信息见表9-45。无效指示一个存贮器读操作。时序有效/无效与/MRAS和/MCAS的时序相似。用于写命令。高阻只要存贮器控制器不是禁用的，就始终驱动/MWE。MDM0:8ODDR SDRAM数据输出屏蔽。屏蔽写期间传输的不需要的数据字节。当所有的I/O都在多字节突发中进行时，需

17、要使用这些信号，以支持SDRAM上的子突发长度事务（例如单字节写）。MDM0对应最高有效字节（MSB），MDM7对应最低有效字节（LSB），MDM8对应ECC字节。表9-37给出了字节通道编码。此外，DDR控制器还支持这样一种模式，即可以把ECC多路复用到数据屏蔽引脚上。允许在内部将ECC多路复用到数据屏蔽引脚上使板子的设计在布线ECC信号时更为简单。在该ECC复用模式中，MDM0:7的时序将遵循ECC0:7的时序。在存贮器控制器启用之前置位DDR_SDRAM_CFG_224，可以启用该模式。状态含义有效防止写入DDR SDRAM。如果应该为写屏蔽对应的字节，则在将数据写入DRAM时，该信号有

18、效。注意，MDMn信号对DDR控制器是高有效的。MDMn是DDR命令编码的一部分。无效允许对应字节从SDRAM读出或写入SDRAM。时序有效/无效与MDQx作为输出时的时序相同。高阻只要存贮器控制器不是禁用的，就始终驱动。IDDR SDRAM数据屏蔽。状态含义有效/无效表示正被DDR SDRAM读驱动的ECC状态。时序有效/无效与MDQ的时序相同。高阻与MDQ的时序相同。MODT0:3O（on-die）终止。存贮器控制器ODT到DRAM的输出。MODT0:3表示相关数据、数据屏蔽、ECC和数据选通的（on-die）终止。状态含义有效/无效表示被DDR存贮器控制器驱动的ODT。时序有效/无效按J

19、EDEC DRAM规范的（on-die）终止定时进行驱动。通过CSn_CONFIGODT_RD_CFG和CSn_CONFIGODT_WR_CFG字段配置。高阻始终驱动。MDIC0:1I/O驱动器阻抗校准。注意，MDIC信号要求使用精度为18欧姆的电阻。MDIC0应被拉到GND，MDIC1应被拉到GVDD。关于这些信号的更多信息见5.3.2.8节“DDR 控制驱动器寄存器”。状态含义这些引脚用于DDR IO的自动校准。时序在DDR控制器正在运行自动驱动器补偿时，将这些信号驱动四个DRAM周期。9.3.2.2 时钟接口信号 表9-4包括DDR控制器时钟信号的详细说明。表9-4 时钟信号详细信号说明

20、信号I/O说明MCK0:5 /MCK0:5 ODRAM时钟输出及其补偿。见9.5.4.1节“时钟分配”。状态含义有效/无效JEDEC DDR SDRAM规范要求真实时钟和补偿时钟。在真实时钟和补偿时钟交叉时，SDRAM看到时钟边沿。时序有效/无效由CCSRBAR偏移0x0_2130处的DDR_CLK_CNTL寄存器控制。MCKE0:1 O时钟允许。用作到SDRAM时钟允许的输出信号。MCKE0:1可以无效，以停止DDR SDRAM的时钟同步。状态含义有效允许对SDRAM时钟同步。无效禁止对SDRAM时钟同步，SDRAM应忽略MCK或/MCK上的信号跳变。当MCKE0:1无效时，不考虑MCK/M

21、CK。 时序有效/无效DDR_SDRAM_CFGMEM_EN置位时有效。在进入动态电源管理或自刷新时可以无效。在退出动态电源管理或自刷新时可以重新有效。高阻始终驱动。9.3.2.3 调试信号 调试信号MSRCID0:4和MDVAL在正常DDR操作时不起作用。在5.3.2.7节“调试配置”中可以找到这些信号的详细说明。9.4 内存映射/寄存器定义 表9-5给出了DDR存贮器控制器的寄存器内存映射。在该表和寄存器特性及字段说明中，使用下列访问定义： 为确定访问类型，始终忽略保留字段。 R/W、R和W（读/写、只读和只写）指示寄存器中的所有非保留字段都具有相同的访问类型。 w1c指示寄存器中的所有非

22、保留字段在写入1时清除。 Mixed（混合）指示一种混合访问类型。 当无任何其他分类适用时使用Special（特殊）。在这种情况下，应认真阅读寄存器图和字段说明表。表9-5 DDR存贮器控制器内存映射偏移寄存器访问复位节/页0x0_2000CS0_BNDS片选0存贮器边界R/W0x0000_00009.4.1.1/9-100x0_2008CS1_BNDS片选1存贮器边界R/W0x0000_00009.4.1.1/9-100x0_2010CS2_BNDS片选2存贮器边界R/W0x0000_00009.4.1.1/9-100x0_2018CS3_BNDS片选3存贮器边界R/W0x0000_0000

23、9.4.1.1/9-100x0_2080CS0_CONFIG片选0配置R/W0x0000_00009.4.1.2/9-100x0_2084CS1_CONFIG片选1配置R/W0x0000_00009.4.1.2/9-100x0_2088CS2_CONFIG片选2配置R/W0x0000_00009.4.1.2/9-100x0_208CCS3_CONFIG片选3配置R/W0x0000_00009.4.1.2/9-100x0_2100TIMING_CFG_3DDR SDRAM 定时配置3R/W0x0000_00009.4.1.3/9-100x0_2104TIMING_CFG_0DDR SDRAM 定

24、时配置0R/W0x0011_01059.4.1.4/9-100x0_2108TIMING_CFG_1DDR SDRAM 定时配置1R/W0x0000_00009.4.1.5/9-100x0_210CTIMING_CFG_2DDR SDRAM 定时配置2R/W0x0000_00009.4.1.6/9-100x0_2110DDR_SDRAM_CFGDDR SDRAM 控制配置R/W0x0200_00009.4.1.7/9-100x0_2114DDR_SDRAM_CFG_2DDR SDRAM 控制配置2R/W0x0000_00009.4.1.8/9-100x0_2118DDR_SDRAM_MODED

25、DR SDRAM 模式配置R/W0x0200_00009.4.1.9/9-100x0_211CDDR_SDRAM_MODE_2DDR SDRAM 模式配置2R/W0x0000_00009.4.1.10/9-100x0_2120DDR_SDRAM_MD_CNTLDDR SDRAM 模式控制R/W0x0000_00009.4.1.11/9-100x0_2124DDR_SDRAM_INTERVALDDR SDRAM 时间间隔配置R/W0x0000_00009.4.1.12/9-100x0_2128DDR_DATA_INTDDR SDRAM 数据初始化R/W0x0000_00009.4.1.13/9-

26、100x0_2130DDR_SDRAM_CLK_CNTLDDR SDRAM 时钟控制R/W0x0200_00009.4.1.14/9-100x0_2140保留0x0_2148DDR_INIT_ADDRESSDDR（training）初始化地址R/W0x0200_00009.4.1.15/9-100x0_214CDDR_INIT_EXT_ADDRESSDDR（training）初始化扩展地址R/W0x0000_00009.4.1.16/9-100x0_2BF8DDR_IP_REV1DDR IP部件版本1R0x0002_02009.4.1.17/9-100x0_2BFCDDR_IP_REV2DDR

27、 IP部件版本2R0x0000_00009.4.1.18/9-100x0_2E00DDR_ERR_INJECT_HI存贮器数据通路差错注入屏蔽高端R/W0x0000_00009.4.1.19/9-100x0_2E04DDR_ERR_INJECT_LO存贮器数据通路差错注入屏蔽低端R/W0x0000_00009.4.1.20/9-100x0_2E08ECC_ERR_INJECT存贮器数据通路差错注入屏蔽ECCR/W0x0000_00009.4.1.21/9-100x0_2E20CAPTURE_DATA_HI存贮器数据通路读捕获高端R/W0x0000_00009.4.1.22/9-100x0_2E

28、24CAPTURE_DATA_LO存贮器数据通路读捕获低端R/W0x0000_00009.4.1.23/9-100x0_2E28CAPTURE_ECC存贮器数据通路读捕获ECCR/W0x0000_00009.4.1.24/9-100x0_2E40ERR_DETECT存贮器错误检测w1c0x0000_00009.4.1.25/9-100x0_2E44ERR_DISABLE存贮器错误禁止R/W0x0000_00009.4.1.26/9-100x0_2E48ERR_INT_EN存贮器错误中断允许R/W0x0000_00009.4.1.27/9-100x0_2E4CCAPTURE_ATTRIBUTES存贮器错误属性捕获R/W0x0000_00009.4.1.28/9-100x0_2E50CAPTURE_ADDRESS存贮器错误地址捕获R/W0x0000_00009.4.1.29/9-100x0_2E54CAPTURE_EXT_ADDRESS