dcsh commandsby Heng Ding May.docx

1、dcsh commandsby Heng Ding Maydc_shell command summaryby Heng Ding, May 2007.synopsys_dc.setupsearch_path= search_path + “.”, synopsys_root + “/dw/sim_ver” search_path= search_path + “/risc32/synthesis/libraries” target_library= tcb773stc.db link_library = “*”, tcb773stc.db symbol_library = tcb773s.s

2、db alias rt “report_timing”designer= XXXXXcompany= “ASIC Lab, Fudan Univ.”/*/注释findfind -hierarchy ：上节所述的8种类型 ：用来匹配的关键词，其中可带 “*” 统配符 -hierarchy：指令DC搜索所有设计层次例1-2（find命令的使用）：find (cell, *U*)find (net, “*”)find (design, A_*, B_* -hierarchy)另外，使用all_inputs()和all_outputs()可以得到设计所有的输入端口和输出端口。analyzeanalyz

3、e -library -format -library ：指定中间结果所存放的库，即UNIX下的一个目录，缺省为当前目录(WORK) -format ：RTL源文件的类型，即Verilog或vhdl ：所有需要分析的源文件名，若有多个文件，则用“”括起例 2-1 (将直接数字频率合成器的所有设计源文件读入lib1库中)：hdlin_enable_presto = false /*禁止Presto编译器功能*/define_design_lib lib1 -path “./lib1” /*将目录 ./lib1 映射为一个设计库*/analyze library lib1 format veril

4、og croma.v, cromb.v, ddfs.v, froma.v, fromb.velaborateelaborate -library -architecture -parameters -update ：需要描述的设计 -library ：设计的分析结果所在的库 -architecture ：需要分析的构造体，针对VHDL描述中同一个实体对应多个构造体的情况；对于Verilog描述，改选项可缺省或为verilog -parameters ：在这里给设计中的参数重新赋值，若省略则参数使用缺省值 -update：要求综合器自动更新所有过期的文件例 2-2 (将先前读入的设计产生结构级描

5、述，并设置相应的参数值)：elaborate ddfs library lib1 architecture “verilog” parameters “PAL_sub = 32h20098ACB, NTSC_sub = 32h06F07BD6” update由于重置了参数值，顶层的设计名称变为 “ddfs_20098acb_06f07bd6”，为方便起见，将顶层设计名改为 “ddfs”：rename_design ddfs_20098acb_06f07bd6 ddfsreadread -format -format ：源文件的类型，如verilog, vhdl, edif, db等 ：所有需要

6、读入的源文件名，若有多个文件，则用“”括起例 2-3 (利用read命令将读取直接数字频率合成器的所有设计源文件)：read -format verilog croma.v, cromb.v, ddfs.v, froma.v, fromb.vlink例 2-4（链接直接数字频率合成器的顶层设计：ddfs）：current_design ddfs /*将ddfs设置为当前设计*/link一般有两种情况可能导致链接过程出错：1)、设计中所调用子模块的描述文件没有读入；2)、设计中使用了工艺库中的单元，但该工艺库没有加入链接库（link_library）或因为搜索路径（search_path）设置有

7、误而导致DC无法正确定位链接库。uniquify例 2-5（将ddfs设计进行实例唯一化）：current_design ddfsuniquifyreport_lib例 3-1（列出工艺库tcb773stc中的各项参数）：report_lib tcb773stcset_operating_conditionset_operating_conditions -library -library ：定义工作环境的库，若当前仅读入唯一的目标库，则改选项可省略 ：设置的工作环境例 3-2（将ddfs设计的工作环境设为 “WCCOM” ）：current_design ddfsset_operating_

8、conditions -library tcb773stc WCCOMset_wire_load_modelset_wire_load_model -name -library -name ：设定的连线负载 -library ：定义工作环境的库，若当前尽读入唯一的目标库，则改选项可省略 ：设定连线负载的对象例 3-3（将ddfs的连线负载设为TSMC8K_Conservative）：set_wire_load_model name TSMC8K_Conservative -library tcb773stc ddfsset_wire_load_modeset_wire_load_mode ：连

9、线负载模式的名称，为 “top”、“enclosed”、“segmented”中的一项例 3-4（将ddfs的连线负载模式设为top）：current_design ddfsset_wire_load_mode topset_loadset_load ：设定的负载电容值，必须为非负数，其单位在库文件中定义 ：设定负载电容的对象，可以是输出口、输出管脚、互连线等例 3-5（将ddfs的所有输出口的输出负载设为0.1pF）current_design ddfsset_load 0.1 all_ouputs()set_driving_cellset_driving_cell -lib_cell -l

10、ibrary -pin -no_design_rule -lib_cell ：用于驱动设计输入端的外部单元名称 -library ：上述单元所在库的名称，若当前仅读入唯一的目标库且驱动单元就在该库中，则改选项可省略 -pin ：用于驱动设计输入端的外部单元管脚的名称 -no_design_rule：改选项要求DC忽略外部驱动单元管脚上的设计规则 ：设置驱动的设计端口例 3-6（将ddfs的所有输入端的驱动单元设置为DFF1的管脚Q，并忽略该管脚上的设计规则）：current_design ddfsset_driving_cell lib_cell DFF1 pin Q no_design_ru

11、le all_inputs()set_driveset_drive ：非负的驱动阻抗，该值越小表示驱动能力越大 ：设置驱动能力的端口名例 3-7（将ddfs的时钟和复位端的驱动设为无穷大，即驱动阻抗设为零）：current_design ddfsset_drive 0 clk, reset如果你没有声明-rise 或者 fall选项，两个同时都被设定create_clockcreate_clock -period -waveform ：设计的时钟端口 -period ：时钟周期，单位一般为ns -waveform ：时钟上升沿和下降沿的时刻，从而决定时钟信号的占空比。一般上升沿的时刻设为0例4

12、-1 （为ddfs设计创建一个5ns的时钟，时钟端口为clk，占空比为1:1）current_design ddfscreate_clock clk period 5 waveform 0 2.5set_dont_touch_network clkset_dont_touch_network clkset_input_delayset_input_delay -clock -max -min -clock ：输入延时所参考（关联）的时钟 -max：指定输入延时的最大值 -min：指定输入延时的最小值 ：输入延时的大小，单位一般为ns ：设定输入延时的端口例4-2（将ddfs设计的mode输入端

13、的输入延时最大值设为1ns，最小值设为0，参考（关联）时钟为clk）：current_design ddfsset_input_delay clock clk max 1 find (port, “mode”)set_input_delay clock clk min 0 find (port, “mode”)set_output_delayset_output_delay -clock -max -min 所有参数、开关含义均与set_input_delay命令相同例4-3（将ddfs设计所有输出端的输出延时最大、最小值设为4ns，参考时钟为clk）：current_design ddfss

14、et_output_delay clock clk 4 all_outputs()set_max_delay set_max_delay -from -to ：延时的大小，单位一般为ns -from ：延时约束的起点 -to ：延时约束的终点例4-4（将16位加法器设计所有输入端到所有输出端的最大延时设为2ns）：read adder_16.v /*读入16位加法器的设计源文件*/set_max_delay 2 from all_inputs() to all_outputs()set_max_areaset_max_area -ignore_tns -ignore_tns：忽略负时延裕量总和

15、(TNS)来优化面积。DC的缺省优化算法是先使TNS最小，在此基础上优化面积。使用该开关将使得DC忽略TNS而优先考虑面积优化 ：约束面积的大小，其单位由不同的工艺库决定例4-5（将ddfs设计的面积约束设为0，这将指示DC尽可能的优化面积）：current_design ddfsset_max_area 0compilecompile -map_effort low | medium | high -area_effort none | low | medium | high -incremental_mapping -map_effort：综合器映射的努力程度，有low, medium,

16、high三个选项，缺省为medium -area_effort：综合器面积优化的努力程度，有low, medium, high三个选项，缺省为同map_effort的值 -incremental_mapping：值是综合器在前一次综合结果的基础上进行进一步优化，不改变电路结构例5-1（综合ddfs设计，各选项均使用缺省值）：current_design ddfscompile例5-2（在刚才总和结果的基础上用高映射努力程度进行进一步优化）：current_design ddfscompile map_effort high incremental_mappingreport_timingrep

17、ort_timing -to -from -nworst -to ：需要计算时延的路径的终点 -from ：需要计算时延的路径的起点 -nworst ：报告的路径数（缺省为1，由时延裕量最小的路径开始报起）注意：缺省情况下，报告向屏幕输出，若要将报告写入文件，可在命令行后用 “” 或 “”引出文件名。其中， “”将新建一个文件，获将原文件覆盖； “”用于在原文件末尾填加。例5-3（将ddfs设计中的时延信息输出到文件 “./report/report1.rpt” 中，共输出5条路径）：current_design ddfsreport_timing nworst 5 “./report/rep

18、ort1.rpt”report_area例5-4（将ddfs设计中的面积信息添加到文件 “./report/report1.rpt” 中）：current_design ddfsreport_area “./report/report1.rpt”writewrite -format -hierarchy -output -format：指定保存的格式，可选的格式有：db, edif, equation, lsi, mentor, pla, st, tdl, verilog, vhdl, xnf，缺省为db -hierarchy：指令DC保存所有设计层次 -output：指定保存的文件名 ：需要

19、保存的设计例6-1（将ddfs设计以db形式保存到 “./mapped/ddfs.db”文件中，要求保存所有设计层次）：write format db hierarchy output ./mapped/ddfs.db ddfs例6-2（将ddfs设计的门级网表以verilog形式保存到 “./export/ddfs.v”文件中，要求保存所有设计层次）：write format verilog hierarchy output ./export/ddfs.v ddfswrite_sdf write_sdf -version -instance -version ：指定导出的SDF文件的版本，可

20、选项有1.0和2.1，缺省为2.1版 -instance ：指定导出当前设计中某个实例的时序描述文件 ：导出的时序描述文件的文件名例6-3（导出ddfs设计的时序描述到 “./export/ddfs.sdf”中，版本为2.1）：current_design ddfswrite_sdf ./export/ddfs.sdfwrite_constraintswrite_constraints -output -format -max_paths -max_path_timing -from -to -output ：导出的时序约束文件名 -format：时序约束文件的格式，可选项有：synopsys，sdf，sdf-v2.1 -max_paths ：时序约束文件所包含的路径数，缺省为1 -max_path_timing：指令DC导出示延最大的路径 -from ：路径的起点列表 -to ：路径的终点列表例6-4（导出ddfs设计的时序约束到 “./export/ddfs_constraint.sdf”中，版本为sdf 2.1版，要求导出5条时延最大的路径）：current_design ddfswrite_constraints output ./export/ddfs_contraint.sdf format sdf-v2.1 max_paths 5 max_path_timing