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1、LAB1四川大学计算机学院 数字逻辑课程 实验报告 实验名称 熟悉实验板与开发环境 专业班级 计算机科学与技术 学 号 2014141473230 姓 名 张泽华 指导教师 陈虎 实验名称：熟悉实验板 专业班级： 学号：2014141473230 姓名：张泽华 1.实验目的： 熟悉实验板2.实验内容：1.2.1概述1.实验板出厂后，会有一个用户手册详细记录实验板的外设以及芯片引脚与外设的连接关系。实验板正面如图1.2-1所示。1.2.2 供电方式实验板的供电方式有两种：USB供电或者EXT外部供电，通过供电配置跳线来完成选择。供电配置跳线在示意图中16号位置，配置如图1.2-2所示。将实验板正

2、放，跳线开关接上面两根引脚时为外部供电EXT，接下面两根引脚时为USB供电，在本实验中，实验板都采用USB供电。1.2.3 上电加载方式实验板在上电后，FPGA芯片会首先去找有没有相应的下载文件，如果有则开始运行，上电加载模式一共有三种：QSPI模式：QSPI是一种Flash存储器，实验板中的FPGA与QSPI相连接。设置为QSPI模式后，FPGA在上电后会首先在QSPI里读配置文件(程序经过编译后的二进制代码)。USB模式：上电后，FPGA会到接口去找配置文件。JTAG模式：上电后通过加载配置文件。在试验中，始终按下图选一配置，如图1.2-3所示。1.2.4 其他另外，用户手册还详细描述了各

3、个外设的接口和FPGA芯片引脚的连接情况，这个在开发FPGA时，是非常重要的信息，开发者在FPGA芯片中生成的数字电路的接口需要与FPGA引脚相连接，这样就可以操控不同的外设。2.实验内容a.实验板的使用注意；b.阅读实验板的用户手册，回答下列问题：实验板正放，拨码开关从左到右的编号分别是什么，对应连接的FPGA引脚号是多少？答：在使用这个16位拨码开关时请注意一点，当开关打到下档时，表示FPGA的输入为低电平编号从左往右依次是SW15，SW14，SW13，SW12，SW11，SW10，SW9，SW8，SW7，SW6，SW5，SW4，SW3，SW2，SW1，SW0FPGA引脚号左往右依次是R2

4、，T1，U1，W2，R3，T2，T3，V2，W13，W14，V15，W15，W17，W16，V16，V17实验板正放，LED灯从左到右的编号分别是什么，对应连接的FPGA引脚号是多少？答：当FPGA输出为高电平时，相应的LED点亮；否则，LED熄灭。板上配有16个LED，在实验中灵活应用，可用作标志显示或代码调试的结果显示，既直观明了又简单方便。编号从左往右依次是LD15，LD14，LD13，LD12，LD11,LD10，LD9，LD8，LD7，LD6，LD5，LD4，LD3，LD2，LD1，LD0FPGA引脚号从左往右依次是L1，P1，N3，P3，U3，W3，V3，V13，V14，U14，U

5、15，W18，V19，E19，V16实验板外部的时钟产生器，即晶体振荡器产生的时钟周期是多少Hz，对应的FPGA芯片引脚是多少？答：最高可达450MHz 实验名称：熟悉开发环境 专业班级： 学号：2014141473230 姓名：张泽华 1.实验目的：2.实验内容：操作步骤，怎么样开始输入设计到在FPGA上运行？答：1、创建新工程1）打开Vivado设计开发软件，如图2.2-1，选择Create New Project.图2.2-1 Vivado初始界面2）在弹出的创建新工程的界面中，如图2.2-2，点击Next，开始创建新工程。 图2.2-2 创建新工程3）如图2.2-3，在Project

6、Name界面中，将工程名称修改为demo，并设置好工程存放路径。同时勾选上创建工程子目录的选项。这样，整个工程文件都将存放在创建的demo子目录中。点击Next。(注意：路径以及工程名必须是英文！)4）在选择工程类型的界面中，如图2.2-4，选择RTL工程。由于本工程无需创建源文件，故将Do not specify sources at this time（不指定添加源文件）勾选上。点击Next。5）在器件板卡选型界面中，如图2.2-5，在Search栏中输入xc7a35tcpg236搜索本次实验所使用的Basys3板卡上的FPGA芯片。并选择xc7a35tcpg236-1器件。（器件命名规则

7、详见xilinx官方文档）点击Next。6）最后在新工程总结中，检查工程创建是否有误。没有问题，则点击Finish，完成新工程的创建。2、添加已设计好的IPcore。工程建立完毕，我们需要将demo这个工程所需的IP目录文件夹复制到本工程文件夹下。本实验需要的IP目录为74LSXX_LIB。如图2.2-6。1） 在Vivado设计界面的左侧设计向导栏中，如图2.2-7，点击Project Manager目录下的Project Setting。2）在Project Setting界面中，如图2.2-8，选择IP选项，进入IP设置界面。点击Add Respository.添加本工程文件夹下的IP_

8、Catalog目录：2） 完成目录添加后，可以看到所需IP已经自动添加。点击OK完成IP添加。如图2.2-9。3） 3、创建原理图，添加IP，进行原理图设计。1）在Project Navigator下的IP Integrator目录下，点击Create Block Design，创建原理图，如图2.2-10。2）在弹出的创建原理图界面中，如图2.2-11，保持默认。点击OK完成创建3）在原理图设计界面中，如图2.2-12，添加IP的方式有3种。1在设计刚开始时，原理图界面的最上方有相关提示，可以点击Add IP，进行添加IP。2在原理图设计界面的左侧，有相应快捷键 。3在原理图界面中，鼠标右击

9、选择Add IP。4）在IP选择框中，输入74ls21，搜索本实验所需要的IP。5）按Enter键，或者鼠标双击该IP，可以完成添加。需要1个74LS21如图2.2-12。注意，Vivado要求模块的输入引脚(左边)必须都有一个端口，而输出引脚则不必。6）添加完IP后，进行端口设置和连线操作。连线时，将鼠标移至IP引脚附近，鼠标图案变成铅笔状。此时，点击鼠标左键进行拖拽。Vivado可以提醒用户可以与该引脚相连的引脚或端口。7）创建端口有两种方式。1当需要创建与外界相连的端口时，可以右击选择Create Port,设置端口名称，方向以及类型；2点击选中IP的某一引脚，右击选择Make Exte

10、rnal可自动创建以与引脚同名，同方向的端口。8）通过点击端口，可以在external port properities修改端口名字，如上图。我们将a1端口名字修改为a1_in，然后按回车完成修改。同样的方式修改b1为b1_in。9）完成原理图设计后，生成顶层文件。在Source界面中右击design_1，选择Generate Output Products，如图2.2-13，在生成输出文件的界面中点击Generate，如图2.2-14。生成完输出文件后，再次右击design_1，选择Create HDL Wrapper，创建HDL代码文件。对原理图文件进行实例化。在创建HDL文件的界面中，保

11、持默认选项，点击OK，完成HDL文件的创建。如图2.2-15。至此，原理图设计已经完成。4.综合、综合后添加管脚约束、实现、生成bit流并下载到实验板1）Open Elaborated Design，如图2.2-16。2）将界面调整到I/O PLANNING，如图2.2-17。3）在下方I/O ports中将设计端口与FPGA引脚关联起来。其中，FPGA的V16、V17引脚另一端又分别与拨码开关SW1和SW2相连，拨码开关朝上拨为输入高电平。U16引脚的另一端与LED灯LD0连接，当有高电平输出时，灯被点亮。R2也连接拨码开关，该引脚要模拟永远高电平，因此R2对应的SW15保持闭合即可。在I/

12、O std栏目，均设为LVCMOS33即可。完成后保存，将提示为存储的文件取名，在此用同样英文命名。5）完成综合验证后选择，Run Implementation。进行工程实现。图2.2-21 Run Implementation6）工程实现完成后，选择Generate Bitstream，生成编译文件7）生成编译文件后，选择Open Hardware Manager，打开硬件管理器。进行板级验证。8）打开目标器件，点击Open target。如果初次连接板卡，选择Open a New Hardware。如果之前连接过板卡，可以选择Open Recent Target，在其列表中选择相应板卡。在打开新硬件目标界面中，点击Next进行创建。选择Local server，点击Next。点击Next，再点击Finish，完成创建。9）下载bit文件。点击Hardware Manager上方提示语句中的Program device。选择目标器件。检查弹出框中所选中的bit文件，然后点击Program进行下载。进行板级验证。将SW15上拨，之后拨动最右端的两个拨码开关SW1和SW0，观察LED灯LD0的明亮情况，查看开关与灯组成的逻辑是否实现了一个与门的功能。