计数器的应用实验报告.docx

1、计数器的应用实验报告实验题目计数器的应用 （一）小组合作无姓名班级学 号一、实验目的1. 了解并掌握74LS74 74LS112的基本功能2. 用74LS74 74LS112组成异步4位二进制加法和减法计数器。二实验环境NI Multisim 13.0三、实验内容与步骤（1） 用74LS74组成异步4位二进制加法和减法计数器。（2） 用74LS112组成异步4位二进制加法和减法计数器。四、实验过程与分析（一）、74ls74数字集成块介绍（1）74ls74引脚图及功能（2）74ls74逻辑图（3）74ls74真值表（二）、74ls112数字集成块介绍（1）74ls112引脚图及功能CLK1、CL

2、K2时钟输入端（下降沿有效）J1、J2、K1、K2数据输入端Q1、Q2、/Q1、/Q2输出端CLR1、CLR2直接复位端（低电平有效）PR1、PR2直接置位端（低电平有效）（2）74ls112真值表说明H高电平 高到低电平跳变L低电平 Q0稳态输入建立前 Q 的电平X任意 /Q0稳态输入建立前/Q 的电平（3）74ls112功能图（三）、异步4位二进制加法和减法计数器。（1）74ls74组成异步四位二进制加法器设计过程用四个D触发器串接起来可以构成四位二进制加法计数器(每个D触发器连接为T触发器)。计数器的每级按逢二进一的计数规律,由低位向高位进位,可以对输入的一串脉冲进行计数，并以16为一-

3、个计数值环。其累计的脉冲数等于 2 (n为计数的位数)。状态转换图实验结果当点击仿真开始运行键时,进行加法计算，从0000加到1111，到达1111后又变回0000进行下一循环的加法计算。而将A置于高电位,则进行减法计算，从1111减值0000，到达0000后又变回1111进行下一循环的减法计算。各触发器的脉冲信号输入为异步输入，有四个脉冲信号输入端。对二进制进行加法计算，即电路是一个异步四位二进制加法计数器。（2）74ls74组成异步四位二进制减法器设计原理用四个D触发器串接起来可以构成四位二进制减法计数器(每个D触发器连接为T触发器)。计数器的每级按逢二进一的计数规律,由高位向低位进位,可

4、以对输入的一串脉冲进行计数，并以16为一-个计数值环。其累计的脉冲数等于 2 (n为计数的位数)。实验结果当点击仿真开始运行键时，进行减法计算，从1111减值0000，到达0000后又变回1111进行下一循环的减法计算。各触发器的脉冲信号输入为异步输入，有四个脉冲信号输入端。对二进制进行减法计算，即电路是一个异步四位二进制减法计数器。（3）74ls112组成异步四位二进制加法器设计原理异步二进制加法计数器是比较简单的。是由4个JK (选用双JK74LS112)触发器构成的4位二进制(十六进制)异步加法计数器，图为其状态图和波形图对于所得状态图和波形图可以这样理解:触发器FF。(最低位)在每个计

5、数沿(CP)的下降沿(10)翻转,触发器FF1的CP端接FF0的Q.端，因而当FF。(Q。)由1一0时，FF1翻转。类似地，当FF1 (Q1) 由1 0时，FF2翻转，FF2 (Q2)由10时，FF3翻转。4位二进制异步加法计数器从起始态0000到1111共十六个状态，因此,它是十六进制加法计数器,也称模16加法计数器(模M=16)。从波形图可看到, Q。的周期是CP周期的二倍; Q1是Q.的二倍，CP的四倍; Q 2是Q1的二倍，Q.的四倍，CP的八倍; Q :是Q2的二_倍，Q的四倍，Q.的八倍，CP的十六倍。所以Q。、Q1、Q2、Q3分别实现了二、四、八、十六分频,这就是计数器的分频作用

6、。实验结果当点击仿真开始运行键时，进行加法计算，4位二进制异步加法计数器从起始态0000到1111共十六个状态，顺时完成。（4）74ls112组成异步四位二进制减法器设计原理异步二进制减法计数器原理同加法计数器，只要在加法计数器逻辑电路中将低位触发器Q端接高位触发器CP端换成低位触发器Q端接高位触发器CP端即可。实验运行 a.按图接线。实际上，只要把异步二进制加法计数器的输出脉冲引线由Q端换成Q端， 即为异步二进制减法计数器。 b.输入单次脉冲CP,观察输出Q3、Q2 Q1Q0的状态是否一致。 c.将CP脉冲连线接至接续脉冲输出(注意,必须先断开与单次脉冲连线，再接到连续脉冲输出上) ,调节连续脉冲旋钮,观察计数器的输出。五、实验总结1. 实验设计选择电路芯片时，应该先了解芯片的构造,原理，主要用途。像本实验要求用74LS74和74ls112芯片。通过了解可知道到74LS74是D触发器，74ls112是JK触发器。2. 做实验设计时，应该按步骤设计:列真值表根据真值表列出逻辑函数表达式并化简根据化简了的逻辑表达式画出逻辑电路图, 选择适当的电路芯片合理布线设计实验线路。