数电全加器实验报告.docx

1、数电全加器实验报告数电全加器实验报告 篇一：数电实验三加法器 实验三 一实验目的 1.掌握全加器的工作原理与逻辑功能。 2.掌握全加器的应用。 二实验设备及器材 数字电路实验箱稳压电源74LS00CD4008B 三实验原理 全加器是中规模组合逻辑器件，它实现二进制数码的加法运算。 表1 全加器真值表 CD4008B为四位加法器，其逻辑符号如图2，A3、A2、A1、A0和B3、B2、B1、B0为两个四位二进制数，CI为进位输入端，CO为进位输出端。 图2 全加器主要用于数值运算，i位全加器可以实现两个i位二进制数的加法运算。另外，全加器也可以实现组合逻辑函数，如用全加器实现四位二进制数向BCD码

2、的转换。 四实验内容 1.按照全加器真值表，利用逻辑电平产生电路及逻辑电平指示电路验证CD4008B的逻辑功能，画出测试电路图。 A3、A2、A1、A0和B3、B2、B1、B0为两个四位二进制数：加数和被加数，CIN为进位输入，S3、S2、S1、S0为输出的和，CON为进位输出端。 2.连接 B/BCD码转换电路，验证其实验结果是否与真值表一致。 二进制码转换为BCD码时，9以前即00001001，二进制数B和BCD码二者相等。但九以后，即10101111，需要给B加6（0110）才能和BCD码在数值上相等。因此利用四位全加器实现转换时，以四位二进制数作为被加数，而加数在四位二进制数为0000

3、1001时为0000，为10011111时为0110，这样就可实现B/BCD 的转换。 图3 B/BCD码转换电路 验证得其实验结果与真值表一致 3.设计电路，完成1位十进制数的相加运算，使实现7+9=?,6+4=?,和3+2=？，并用数码管显示电路。 可得图四真值表： 图四真值表 实验结果：数码管显示电路图如下 图四 五实验结论与反思 1.全加器主要用于数值运算，其有多种，也可用于实现逻辑函数。 2.用四位全加器实现四位二进制数向BCD码的转换，用逻辑函数实现，要注意函数的产生与电路的连接。 3.完成1位十进制数的加法器时，需根据相加得到的和的大小的不同来连接电路，和越大，电路越复杂，越难实

4、现。 篇二：加法器 数电实验报告三 实验三 加法器 一、 实验目的 1、掌握用SSI器件实现全加器的方法。 2、掌握用MSI组合逻辑器件实现全加器的方法。 3、掌握集成加法器的应用。 二、 实验设备及器件 1、数字逻辑电路实验板1块 2、74HC(LS)00（四二输入与非门） 1片 3、74HC(LS)86（四二输入异或门） 1片 4、74HC(LS)153（双四选一数据选择器） 1片 5、74HC(LS)283（4位二进制全加器） 1片 三、 实验原理 组合逻辑电路是数字电路中最常见的逻辑电路之一。组合逻辑电路的特点，就是在任意时刻电路的输出仅取决于该时刻的输入信号，而与信号作用前电路所处的

5、状态无关。本实验是根据给定的逻辑功能，设计出实现这些功能的组合逻辑电路。 不考虑低位进位，只本位相加，称半加。实现半加的电路，为半加器。考虑低位进位的加法称为全加。实现全加的电路，为全加器。实现三个输入变量（一位二进制数）全加运算功能的电路称为1位全加器。实现多位二进制数相加有串行多位加法和并行多位加法两种形式，其中比较简单的一种电路是采用多个1位全加器并行相加，逐位进位的方式。 实验用器件管脚介绍： 1、74HC(LS)00（四二输入与非门）管脚如下图所示。 2、74HC(LS)86（四二输入异或门）管脚如下图所示。 3、74HC(LS)153（双四选一数据选择器）管脚如下图所示 。 4、7

6、4HC(LS)283（4位二进制全加器）管脚如下图所示 。 四、 实验内容与步骤 1、用门电路实现全加器（基本命题） 参照表达式Si=A i Bi CiCi+1 = ( A i Bi )Ci+A i Bi其中为本位和，Si 为低位向本位的进位， Ci+1为本位向高位进位，设计用与非门74HC(LS)00及异或门74HC(LS)86实现1位全加器的实验电路图，搭接电路，用LED显示其输出，并记录结果在下表： 1 2、依次由ABC输入信号，观察led的工作情况并记录 注意：由于led是低电平有效，当输出0是灯亮，输出1时灯灭. 2、用数选器实现全加器（基本命题） 参照和实验内容与步骤1完全相同的逻

7、辑功能，设计用与非门74HC(LS)00和数选器74HC(LS)153实现1位全加器的实验电路图，搭接电路，用LED显示其输出，观察电路的逻辑功能是否与设计功能一致。 a、由设计的实验电路图连接电路 b.依次由ABC输入信号，观察led的工作情况并记录并与实验一中对比看逻辑功能 是否与设计功能一致。 注意：由于led是低电平有效，当输出0是灯亮，输出1时灯灭 3、用全加器实现代码转换电路（扩展命题） 设计用全加器74HC(LS)283实现8421码到余三码转换的实验电路图，搭接电路，用LED显示其输出，并记录结果在下表中。 b.依次由ABC输入信号，观察led的工作情况并记录并与实验一中对比看

8、逻辑功能是否与设计功能一致。 注意：由于led是低电平有效，当输出0是灯(转载自：www.BdfQy.Com 千 叶帆 文摘:数电全加器实验报告)亮，输出1时灯灭 五、实验总结 通过本次试验已经掌握门电路器件实现全加器的方法，并对集成加法器的应用有初步了解，在实验过程中由于需要连接的线比较多，所以要格外小心。 在实验一中需要经过反演规则将异或逻辑表达式反演为或非式。 实验二主要是用另一个方法实现全加器，注意数选器的数据选择规律，输入的被选择项中最小项确定输出项 实验三注意到输入信号的顺序问题和输出信号接入led的顺序，否则信号灯的显示会与理论不符。这时候不能急，重新确认一下输入和输出的信号是否

9、对应 tips：这次试验学会了很多，首先万用表很万能，要习惯用万用表检测线路 其次做实验的正确方法是先画好电路图，按图接线，最后检测，所以元件问题根本不是问题，就把他当个开关好了 最后做实验需要小心谨慎，思维敏捷。这个对万事都是准则。 篇三：加法器实验报告 实验三 加法器的设计与仿真 一、实验目的 熟悉Quartus 仿真软件的基本操作，用逻辑图和VHDL语言设计加法器并验证。 二、实验内容 1、熟悉Quartus 软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、 波形设计） 2、用逻辑图和VHDL语言设计全加器并进行仿真验证； 3、用设计好的全加器组成串行加法器并进行仿真验证；

10、4、用逻辑图设计4位先行进位全加器并进行仿真验证； 三、实验原理 1. 全加器 全加器英文名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。 用途：实现一位全加操作 逻辑图 真值表 第 1 页 共 7 页 利用与或门设计的全加器，它只能做一位的加法，先预想好它的功能，写出真值表，就可以根据这些来设计电路了。 2.四位串行加法器 逻辑图 利用全加器的组合实现4位串行加法器，全加器只能对一位进行操作，将每一位的结果传给下一位，就可以实现4位的加法器。 374283：

11、4位先行进位全加器（4-Bit Full Adder） 利用74283芯片实现的4位先行进位全加器比前两者功能更完善，它可以实现进位功能，这个自己设计难度比较大，可以参照74283的功能表加深对它的理解， 第 2 页 共 7 页 按照如下的逻辑图实现进位全加器。 逻辑框图 逻辑功能表 注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：A1/A3对应的列取值相同，结果和值1/3对应的运算是1=A1+B1和3=A3+B3。请自行验证一下。 2、C2是低两位相加产生的半进位，C4是高两位相加后产生的进位输出，C0是低位级加法器向本级加法器的进位输入。 四、实验方法与步骤 实验方法：

12、 第 3 页 共 7 页 采用基于FPGA进行数字逻辑电路设计的方法。 采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。 实验步骤：全加器 1、 编写源代码。打开Quartus软件平台，点击File中得New建立一个文件。编写的文件 名与实体名一致，点击File/Save as以“.vhd”为扩展名存盘文件。VHDL设计源代码如下： 数据流描述： 2、按照实验箱上FPGA的芯片名更改编程芯片的设置。点击Assign/Device,选取芯片的类型,选择“Altera的EPF10K20TI144_4” 3、编译与调试。确

13、定源代码文件为当前工程文件，点击Complier进行文件编译。编译结果有错误或警告，则将要调试修改直至文件编译成功。 4、波形仿真及验证。在编译成功后，点击Waveform开始设计波形。点击“insert the node”,按照程序所述插入节点，设置输入信号的波形，给予适当的信号激励，点击保存按钮保存。然后进行功能仿真，选择菜单Processing- Generate Functional Netlist命令产生功能仿真网表，选择菜单Assignments- Setting下拉列表中选择Simulator input ,在右侧的Simulation mode下拉列表中选择Functional

14、，完成设置；选择菜单中的 Processing- Start Simulation启动功能仿真，然后查看波形报告中的结果 5、时序仿真。选择菜单Assignments- Setting下拉列表中选择Simulator input ,在右侧的Simulation mode下拉列表中选择Timming，完成设置；选择菜单中的 Processing- Compiler Tool命令，单击Start，执行全编译，然后选择菜单中的 Processing- Start Simulation启动时序仿真，然后查看波形报告中的结果 6、FPGA芯片编程及验证。 第 4 页 共 7 页 （1）进行目标器件的选择

15、及管脚分配：选择菜单Assignments- Pins命令，弹出包含器件顶层视图的窗口，以不同颜色的和符号表示不同类型的管脚，并以其他的符号表示I/O块，双击节点一行的Location列的空白格弹出管脚列表，本实验均选择I/O管脚。分配完管脚后，选择菜单Processing- Compiler Tool命令，单击Start，执行全编译，更新。 （2）编程下载及硬件测试：将实验板连接都电脑上，选择Tools- Programmer命令进入下载窗口，单击Start进行下载当Process栏中出现100%则下载成功。 4位串行加法器 1、 新建一个工程，工程名与文件名相同，将全加器的vhd文件复制到

16、该工程下，在工程中 打开，并产生bsf，以将全加器作为一个子模块在该工程中调用。 2、 绘制逻辑图。打开Quartus软件平台，点击File中得New建立一个文件，按照原理中 所述的逻辑图进行连接，点击File/Save as以“.bdf”为扩展名存盘文件。 3、 进行全编译。 注：后面的步骤与全加器相同，这里不再赘述。 4位先行进位全加器 1、 绘制逻辑图。打开Quartus软件平台，点击File中得New建立一个文件，按照原理 中所述的逻辑图进行连接，点击File/Save as以“.bdf”为扩展名存盘文件。 2、 进行全编译。 注：后面的步骤与全加器相同，这里不再赘述 五、实验结果与分

17、析 全加器 1、 编译过程 a)编译过程、调试结果 首先是选择Processing- Analyze Current File命令进行语法检查 然后选择Processing- Start- Start Analysis Synthesis命令进行综合分析 b)结果分析及结论：代码的书写、结构及逻辑都是正确的，编译成功。 2、 功能仿真 a)功能仿真过程及仿真结果 功能仿真过程：点击ProcessingGenerate Functional simulation Netlist产生仿真网表，点击Assignmentssettingssimulator settings，在simulation mode下拉选项中选择Functional,点击OK。点击ProcessingStart simulation进行功能仿真。 第 5 页 共 7 页