算法流程图及ASM图.docx

1、算法流程图及ASM图算法流程图及AM图 引例设计一个逻辑电路，其输入信号X=n-1xn2x，Z为输出信号，表示中包含的的个数。电路可用如下的流程图描述：图5-21 含1统计电路 5. 算法流程图算法流程图由工作块、判别块、条件块、开始结束块以及指向线组成。图522 算法流程图的工作块图5- 算法流程图的判别块图-4 算法流程图的条件块 图-2-算法流程图的开始块和结束块 如对引例的含1统计电路增加一个序列开始标志信号START和一个统计结束标志信号DONE,则其框图为如下:图52-6 含1统计电路的算法流程图52.2 算法设计例5-1设计如下左图所示的乘法电路。图中,输入信号A=A2A1是被乘

2、数，B=B43B1 是乘数,且均为位二进制数，P=AB是输出信号，为8位二进制数。STAT为启动信号,END为结束标志。其算法逻辑图见下右图。 图52-7乘法器的算法流程图例5-2-2 设计一个电路，用于计算平面上两点之间的距离。该电路输入信号为两个8位二进制数X和Y，分别代表两点横坐标的差值和纵坐标的差值,电路输出为Z,表示两点之间的距离。计算误差要求小于0%。 图5-2-8例5-2-的算法流程图 5.2.3 电路划分与逻辑框图 例-2-3 根据含1统计电路的算法流程图,画出电路的逻辑框图。如下。图2含统计电路的逻辑框图 例5-2-4画出4位二进制乘法器的逻辑框图。如下。 图5-2-10 乘

3、法器的逻辑框图 例5-2-5 根据距离运算电路的算法流程图,画出该电路的逻辑框图。图5-11距离运算电路的逻辑框图 5.2.4数据处理单元的设计 例-26 设计含1统计电路的数据处理单元。如图。图-1含1统计电路的数据处理单元 例52-7设计4位乘法器的数据处理单元。如图。 图-13位乘法器的数据处理单元 .5 ASM图 5.5. ASM图的基本符号和组成图5-214AM图的状态图图5-215S图的判别块图5-2-16ASM图的条件输出块 525. 导出ASM图的方法 SM图和算法流程图间的相互关系和转换规则十分明确，两者之间工作块(状态块）、判别块、条件输出块基本对应。例52- 将含1统计电

4、路的算法流程图转换成为ASM图。如下图。图5-2-18 含1统计电路控制器M图 例29 将4位乘法器的算法流程图转换为AM图。如下图。图5-1 乘法器控制单元M图 5.6 控制单元的设计 52.6. 以触发器为核心的控制器设计 例5-2-10 导出上图所示的乘法控制单元的逻辑电路。 1.对AS图进行状态分配：S00，S10,S211，S30图52-20 乘法器控制单元设计过程之一.填写激励函数卡诺图图5-2-20 乘法器控制单元设计过程之一.导出输出方程 ND QQ0 CR = Q1Q0 A = Q0 C1= QQ CB = Q1Q0 Q1Q0 CC = 1Q0 CM1 = 1Q0Bi CM0

5、 = 1Q0Bi + Q1Q0 .画逻辑图：图52-1 乘法器控制单元逻辑电路之一 5.6. 以集成计数器为核心的控制器设计 例-2-用集成计数器4163，辅以适当的组合器件,设计乘法器控制单元电路。 .状态分配：S000，S101,S11，S10图5-2-2 乘法控制器单元设计过程之二 2.列操作表图5-2-2乘法控制器单元设计过程之二 3.填写激励函数卡诺图图5-2-22 乘法控制器单元设计过程之二4.导出输出方程 ED = Q1Q0 CR= Q1Q0 CA = CB = QQ B= QQ0 + Q1Q0 Q0 C = QQ01 = Q10BCM0 QBi+ Q1Q0 5画逻辑图:图5-

6、乘法器控制单元逻辑电路之二5.6. 以集成移位器为核心的控制器设计 例522 用集成移位器7419，辅以适当的组合器件，设计乘法器控制单元的电路。 进行状态分配：S00,101,S211,S30，得操作表及各激励输入端的函数卡诺图,如图5-2-24。图2-乘法器控制单元逻辑电路之三 各输出信号的函数表达式为: END = QQB R = QAQB = CB1 =QQB CB0 = QAQB+ QAB C QQBCM1=QM0 =QAQBi +QAQB 激励函数1、0用双4选1MUX实现,各输出信号仍用译码器辅以少量门电路加以实现，其逻辑电路如图5225所示。图-225乘法器控制单元逻辑电路之三

7、.4以集成多D触发器为核心的控制器设计 例5-2-13用四D触发器715，辅以适当的组合器件,设计乘法器控制单元电路。 用多D触发器设计时序电路时，状态分配采用“一对一”的方法。所以进行状态分配如下:0000,00，S2100,S31001。由ASM图列出次态表，如表52-3所示。表5- 次态表由AS图可直接写出各输出方程ED CR= C B = Q C = Q2 0 = Q1 +Q3 CM = Q2Bi 0 = i + 3 控制单元的逻辑框图如图56所示。图5-2-26 乘法器控制单元逻辑电路之四.设计举例图5-27给出了IF（先进先出,又称为队列）的顺序存储器的示意图和待设计FIF的框图。

8、图5-2-27 FIF存储器示意图 图2-28给出了队列在AM中可能的几种分布位置。图中阴影代表队列已占据的存储空间，空白表示未被占据的存储空间。图5-2-队列在RAM中的几种位置分布 图52-(a)给出了读操作的示意图。读操作时，WA不变,A加1。显然,若R加1后与相等,则表示队列已空。图5-2-29(b)、(c)给出了写操作的示意图。写操作时,A不变，WA加1。若W加1后与A相等，则表示队列已满。图5-229IFO的读/写操作 在分析FFO逻辑功能及读写操作特点的基础上，现进行电路设计。 1、算法设计与逻辑框图该FFO的算法流程图如图5-2-30所示。图5-2- FIF的算法流程图 实现上述算法逻辑框图如图5-2-31所示。图5-231 FIO的逻辑框图 2、数据处理单元的设计 图52-2为数据处理单元的逻辑图。图5-2-32 F的数据处理单元3、导出SM图 根据算法流程图和数据处理单元的逻辑图,可导出控制器的A图，如图5-33所示。图2-33 FIF控制器的AS图 4、控制器的设计 对AS图进行如下状态分配: S000，S101，210,S311 如图5-2-34(a)所示。选择D触发器作为控制器的状态寄存器。由ASM图可直接导出激励函数卡诺图,如图5-2-34(）所示。图5-34 状态分配及卡诺图可画出控制器的逻辑电路,如图525所示。图52-35 IFO控制器的逻辑图