数字系统设计实习报告.docx

1、数字系统设计实习报告数字系统设计实习报告课题：报时式数字钟的设计系别：电气工程及其自动化班级： 学号： 姓名： 指导教师： 2014年6月27日1、前言。32、课程设计题目要求。43、设计方案。44、电路图.波形仿真图.及管脚锁定。85、实习心得。106、参考资料。10前言1软件介绍：Max+plus是Altera公司开发的第三代的PLD开发软件，提供的FPGA/CPLD开发集成环境，Altera是世界上最大可编程逻辑器件的供应商之一。Max+plus界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在Max+plus上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提

2、供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。Max+plus开发系统的特点：1、开放的界面Max+plus支持与Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。2、与结构无关Max+plus系统的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可编程逻辑器件，提供了世界上唯一真正与结构无关的可编程逻辑设计环境。3、完全集成化Max+plus的设计输入、处

3、理与较验功能全部集成在统一的开发环境下，这样可以加快动态调试、缩短开发周期。4、丰富的设计库Max+plus提供丰富的库单元供设计者调用，其中包括74系列的全部器件和多种特殊的逻辑功能（Macro-Function）以及新型的参数化的兆功能（Mage-Function）。5、模块化工具设计人员可以从各种设计输入、处理和较验选项中进行选择从而使设计环境用户化。6、硬件描述语言（HDL）Max+plus软件支持各种HDL设计输入选项，包括VHDL、Verilog HDL和Altera自己的硬件描述语言AHDL。7、Opencore特征Max+plus软件具有开放核的特点，允许设计人员添加自己认为有

4、价值的宏函数。2课程设计题目要求：设计并制作一台能显示小时、分、秒的数字钟。具体要求如下：1完成带时、分、秒显示的24h计时功能；2能完成整点报时功能，要求当数字钟的分和秒计数器计到59min51s时，驱动音响电路，四高一低，最后一声高声结束，整点时间到；3完成对“时”和“分”的校时，并能对秒计数器清零。3设计方案：1 数字钟的原理及组成框图该数字钟由振荡器，分频器，秒计数器，分计数器，时计数器，校时电路，报时电路，显示电路，消抖电路等几部分组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现。将标准秒脉冲信号送入“秒计数器”，该计数器采用60进

5、制计时器。每累计60s发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60min，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可实现对一天24h的累计。整点报时电路是根据计时系统输出状态产生一个脉冲信号，1 数字钟的原理及组成框图 该数字钟由振荡器、分频器、秒计数器、分计数器、小时计数器、校时电路、报时电路和显示电路等几部分组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现。将标准秒脉冲信号送入“秒计数器”，该计数器采用60进制计时器。每累计60s发出一

6、个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”业采用60进制计数器，每累计60min，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可实现对一天24h的累计。整点报时电路是根据计时系统输出状态产生一个脉冲信号，然后去触发音频发声器实现报时。校时电路是用来对“时”、“分”显示数字进行校对调整。计数器清零是对“秒计数器”进行清零。其组成框图如图所示：2.设计步骤：秒，分，时计数器电路的设计：秒，分为60进制计数器，小时为24进制计数器。选择74LS490四位十进制计数器。仅用三片就能实现秒，分，时的计数。74LS490功能表及管脚如下：输入

7、输出SET9HLLLLLLHHLLHLL计数160进制计数器由一片74LS490构成的60进制计数器如下图所示，1CLK输入引脚提供基准计数脉冲输入，QS0QS7引脚输出两位BCD码。其中CPS接1HZ的脉冲信号，当低位计满10个数进位给2CLK，高位开始计数。当计数器状态为00000110时，计数器清零，构成60进制计数器。其仿真波形如下图所示：224进制计数器同理由一片74LS490作为计数芯片，当计数状态为00100100时，计数器清零，构成24进制计数器。其电路图如下：其仿真波形图如下图所示：3校时电路校时电路作为数字钟不可缺少的部分，每当时钟显示时间与实际时间不符时，需要进行校正时间

8、。本电路的校时电路如下图所示：其中CH.CM分别表示时校正和分校正，电路通过CH.CM,分时钟脉冲，时时钟脉冲进行控制，从而达到校时目的，两者中一个有效则对秒进行清零。CH.CM通过手动机械开关进行控制。脉冲信号置0时，正常工作，置1时，进行校时，每来一个上升沿对计数器就加1校正。秒清零电路 分校正电路分时钟脉冲秒反馈时校正电路与分校正电路同理4消抖电路由于机械作为数字系统逻辑电平输入装置。由于机械开关接通或断开的弹性振颤，触点会在短时间内多次接通和断开，出现“抖动”现象，使逻辑电平多次在0.1之间跳变，导致错误逻辑输入数字系统。故本校时电路需要加一个消抖电路。消抖电路如下图所示：5整点报时电

9、路一般时钟都具有整点报时功能，即在整点出现前进行报时提醒。根据题目要求，本时钟报时应该在整点前59分51S.53S.55S.57S进行4声低声报时在59分59S进行一声高声报时，所以为了区分高低声分别给出一个1024HZ和256HZ进行控制.4电路图仿真波形，管脚锁定。调试结果5实习心得通过本次数字系统课程设计，我学会了很多，从最开始的什么都不会，到后面基本能够熟练的使用MAX +Plus的基本常用功能。在本次实习中，老师的帮助是我顺利完成课程设计非常重要的因素，在指导老师和实验室老师的帮助下我得到了很大进步。首先通过本次课程设计学会了，如何使用EDA进行电路设计，仿真和在试验箱上进行验证和调

10、试。在开始的电路设计阶段，对于不同芯片的功能了解更加深入，学会了如何节约芯片的管脚，尽量用最简单有效的设计思路去简化电路，这样可以做到更高效和节约实验资源，。到后面使用不同的电路达到同一效果，在这个过程感受其中不同芯片间的异同。波形仿真阶段，让我更加深刻的理解了波形对于数字电路的重要性。当一开始时，对于校时电路的原理不够理解，在指导老师的帮助下，顺利设计出了自己的校时电路，但是在后面试验箱的调试过程中，发现了机械“抖动”现象，这是在仿真软件上无法观察出来，这些属于实际操作与仿真之间的差距。于是在查阅资料之后，对校时电路，校时信号前端加入了一个消抖电路，成功消除了机械开关的“抖动”。这些都是书本

11、知识在实际中的应用，对此我感觉，理论和实际动手操作需要像本次实习这样的课程来进行结合。最后，通过本次实习，不仅学会了EDA,而且还温习了数字电路的书本知识，可谓是收获颇多。课程设计主要还是靠自己去理解和设计，只有这样我们才能清楚的理解其中的来龙去脉，这是我这次最深的感受。6参考资料1、康华光 电子技术基础数字部分（第五版） 北京：高等教育出版社，2000 2、阎石 数字电子技术基础（第四版） 北京：高等教育出版社，1998 3、何小艇 电子系统设计 杭州：浙江大学出版社，2001 4、赵立民 可编程逻辑与数字系统设计 北京：机械工业出版社，2004 5、Altera Corporation .Data Book,1996