99进制加法器课程设计.docx

1、99进制加法器课程设计湖北民族学院课程设计报告课程设计题目课 程： 电子线路课程设计 专 业： 电子信息科学与技术 班 级： 031241017 学 号： 031241017 学生姓名： 陈吉喜 指导教师： 易金桥 2014年 6 月 21 日信息工程学院课程设计任务书学 号031241017学生姓名陈吉喜专业（班级） （电子）0312410设计题目 99进制加法计数器设计技术参数1） 计数器正常运转时，能对00-98进行计数；2） 当计数达到98后，下一秒会跳变为00；3） 当跳变为00后会继续计数，并反复循环直到外部控制其停止。设计要求 用数码管和芯片实现98进制计数器从00到98的计时，

2、然后回到00重新计数。将达到以下要求。4） 计数器正常运转时，能对00-98进行计数；5） 当计数达到98后，下一秒会跳变为00；6） 当跳变为00后会继续计数，并反复循环直到外部控制其停止。参考资料1康华光，陈大钦. 电子技术基础模拟部分（第五版）M. 北京：高等教育出版社，20052谢自美 电子线路设计实验测试（第四版）M. 北京：华中科技大学出版社，20083康华光，陈大钦. 电子技术基础数字部分（第五版）M. 北京：高等教育出版社，20054李万臣模拟电子技术基础与课程设计 M.哈尔滨工程大学出版社，2003 2014年6月21日 学生姓名：陈吉喜 学号： 031241017 专业（班

3、级）： （电子）0312410 课程设计题目： 99进制加法计数器 成绩： 指导教师： 年 月 日信息工程学院课程设计成绩评定表摘 要本系统是采用TTL逻辑门级时序逻辑芯片设计模拟99进制加法计数器工作情况电路的方法。通过74LS192及74LS193构成的计数器来控制3-8译码器74LS481，通过单位矩形时钟信号控制JK触发器的工作，最后将74LS48和显示驱动以及模式控制电路来控制整个系统的工作，通过Proteus仿真结果知，该系统的稳定性很好，可以实现计数器对00-98之间的计数。关键词： 74LS192，74LS193，74LS48。目 录1 任务提出与方案论证 11.1 任务提出

4、11.2 方案论证 12 总体设计 22.1 总体设计原理 22.2 系统总体框架及芯片简介 23 详细设计及仿真 33.1记数部分 33.2译码与显示部分 34 总结 4参考文献 5 1 任务提出与方案论证本次设计在众多集成芯片中选出符合设计要求且工作性能最佳的。用数码管和芯片实现98进制计数器从00到98的计数，然后回到00重新计数。用 protues 软件中对其予以仿真，从仿真的结果中分析程序的正确性。待所有模块的功能正确之后， 运用原理图搭建单元电路及整体并进行整体仿真直至达到预期的效果。1.1 任务提出大家都知道在日常生活中计时的重要性，计时基本上涉及到我们生活的方方面面，比如，一场

5、球赛需要计时，一场考试需要计时，拥有计时器可以让我们有着良好的时间观念，在日常生活中找到自己的轨迹，古人就以日晷沙漏的来计时，而随着科技技术的不断发展，新的计数器也不短涌现。1.2 方案论证计数器是一种重要的时序逻辑电路，它不仅计数，而且用作定时控制及进行数字运算等。按计数功能计数器可分加法、减法和可逆计数器。电路系统稳定性高，仿真结果再现性好，系统分析与设计相对较为容易。虽然由于其电路实现过程较为简单，必须根据逻辑代数规则对系统进行设计，但是该电路电路逻辑变量简单， 状态少， 因此电路结构简单， 所用芯片少，成本也不高。故此我们通过时序逻辑电路来进行计数器的设计。2 总体设计2.1 总体设计

6、原理我们通过74LS48译码器74LS192计数器来对计数器进行设计，如图2-1所示，通过外部控制进行控制，经过秒脉冲发生器与计数器最终通过译码器在数码管上显示出来。计数器秒脉冲发生器译码显示 外部控制 图2-12.2 系统总体框架及芯片简介 根据以上系统分析我们可以得到以下总体框架，如图2-2-1。通过74LS48译码器74LS192计数器来对计数器进行设计，如图2-1所示，通过外部控制进行控制，经过秒脉冲发生器与计数器最终通过译码器在数码管上显示出来。计数器译码显示秒脉冲发生器外部控制 图2-2-1 74LS19274LS192的引脚图排列如下图2-2-2所示： 图2-2-2 74LS19

7、2功能表如表 2-2-3 表 2-2-3 74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能当MR为低电平 PL为高电平 CPD高电平 CPu为向上跳变时实现计数功能。1、74LS192是可预置的十进制同步加/减计数器，计数器初始状态与减法还是加法无关。2、计数器有清零引脚MR，清零后，不论出于加减状态，计数器输出均为0。3、计数器还具有加载功能，加载后，计数器不论原先是什么值，输出为加载值。4、不进行清零和加载操作，计数器一直循环计数，无所谓从哪里开始。5、减法计数时，0变9时，借位输出有效，从这个角度讲，可以认为从9开始，就如加计数是9变0时进位，可以认为从0开

8、始。74LS193:74LS193状态表如表13.1.4193的清除端是异步的。当清除端（CLEAR）为高电平时，不管时钟端（CDOWN、CUP）状态如何，即可完成清除功能。193的预置是异步的。当置入控制端（LOAD）为低电平时，不管时钟（CDOWN、CUP）的状态如何，输出端（QAQD）即可预置成与数据输入端（AD）相一致的状态。193的计数是同步的，靠CDOWN、CUP同时加在4个触发器上而实现。在CDOWN、CUP上升沿作用下QAQD同时变化，从而消除了异步计数器中出现的计数尖峰。当进行加计数或减计数时可分别利用CDOWN或CUP，此时另一个时钟应为高电平。当计数上溢出时，进位输出端（

9、CARRY）输出一个低电平脉冲，其宽度为CUP低电平部分的低电平脉冲；当计数下溢出时，错位输出端（BORROW）输出一个低电平脉冲，其宽度为CDOWN低电平部分的低电平脉冲。当把BORROW和CARRY分别连接后一级的CDOWN、CUP，即可进行级联。引出端符号BORROW错位输出端（低电平有效）CARRY 进位输出端（低电平有效）C DOWN减计数时钟输入端（上升沿有效）CUP 加计数时钟输入端（上升沿有效）CLEAR 异步清除端AD并行数据输入端LOAD异步并行置入控制端（低电平有效）QAQD输出端极限值电源电压7V输入电压54/74193 5.5V54/74LS193 7V工作环境温度5

10、4 -5512574 070储存温度 -6515074LS48(译码器）：7段显示译码器74LS48是输出高电平有效的译码器，74LS48引脚图如图2-2-4 图2-2-474LS48功能表如表2-2-5 表2-2-5 74LS48除了有实现7段显示译码器基本功能的输入（DCBA）和输出（YaYg）端外，7448还引入了灯测试输入端（LT）和动态灭零输入端（RBI），以及既有输入功能又有输出功能的消隐输入/动态灭零输出（BI/RBO）端。由7448真值表可获知7448所具有的逻辑功能：（1）7段译码功能（LT=1，RBI=1）在灯测试输入端（LT）和动态灭零输入端（RBI）都接无效电平时，输入

11、DCBA经7448译码，输出高电平有效的7段字符显示器的驱动信号，显示相应字符。除DCBA=0000外，RBI也可以接低电平，见表1中116行。（2）消隐功能（BI=0）此时BI/RBO端作为输入端，该端输入低电平信号时，表1倒数第3行，无论LT和RBI输入什么电平信号，不管输入DCBA为什么状态，输出全为“0”，7段显示器熄灭。该功能主要用于多显示器的动态显示。（3）灯测试功能（LT=0）此时BI/RBO端作为输出端，端输入低电平信号时，表1最后一行，与及DCBA输入无关，输出全为“1”，显示器7个字段都点亮。该功能用于7段显示器测试，判别是否有损坏的字段。（4）动态灭零功能（LT=1，RB

12、I=1）此时BI/RBO端也作为输出端，LT端输入高电平信号，RBI端输入低电平信号，若此时DCBA=0000，表1倒数第2行，输出全为“0”，显示器熄灭，不显示这个零。DCBA0，则对显示无影响。该功能主要用于多个7段显示器同时显示时熄灭高位的零。74LS00:74ls00 为四组 2 输入端与非门（正逻辑），共有 54/7400、54/74H00、54/74S00、54/74LS00.四种线路结构形式，其主要电特性的典型值如下表2-2-6：型号t（PLH）t（PHL）P(D）5400/740011ns7ns40mW54H00/74H005.9ns6.2ns90mW54S00/74S003n

13、s3ns75mW54LS00/74LS009ns10ns9mW 表2-2-6功能表如表2-2-7。 表2-2-7 极限值电源电压7V输入电压54/7400、54/74H00、54/74S005.5V54/74LS007VAB 间电压除 54/74LS00 外5.5V74ls20引脚图和管脚图如下表2-2-7 ： 表2-2-7两个4输入与非门，内含两组4与非门第一组：1,2,4,5输入6输出。第2组：9,10,12,13输入8输出74LS20的真值功能表如下表2-2-8： 表2-2-83 详细设计及仿真3.1计数部分该部分通过74LS193与74LS192对秒脉冲信号进行处理计数。74LS192

14、与74LS193都通过+5V电压进行供电。74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能当MR为低电平 PL为高电平 CPD高电平 CPu为向上跳变时实现计数功能。74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能当MR为低电平 PL为高电平 CPD高电平 CPu为向上跳变时实现计数功能。193的清除端是异步的。当清除端（CLEAR）为高电平时，不管时钟端（CDOWN、CUP）状态如何，即可完成清除功能。74LS193的预置是异步的。当置入控制端（LOAD）为低电平时，不管时钟（CDOWN、CUP）的状态如何，输出端（QAQD）即可预

15、置成与数据输入端（AD）相一致的状态。193的计数是同步的，靠CDOWN、CUP同时加在4个触发器上而实现。在CDOWN、CUP上升沿作用下QAQD同时变化，从而消除了异步计数器中出现的计数尖峰。当进行加计数或减计数时可分别利用CDOWN或CUP，此时另一个时钟应为高电平。当计数上溢出时，进位输出端（CARRY）输出一个低电平脉冲，其宽度为CUP低电平部分的低电平脉冲；当计数下溢出时，错位输出端（BORROW）输出一个低电平脉冲，其宽度为CDOWN低电平部分的低电平脉冲。当把BORROW和CARRY分别连接后一级的CDOWN、CUP，即可进行级联。3.2译码显示部分译码显示部分是通过74LS4

16、8（译码器）对接收到的信号进行译码，译码器一端接入输入信号BCD码，另一端对BCD码进行译码，并输入到数码管进行显示，数码管具有接地端，与地相连。 74LS48除了有实现7段显示译码器基本功能的输入（DCBA）和输出（YaYg）端外，7448还引入了灯测试输入端（LT）和动态灭零输入端（RBI），以及既有输入功能又有输出功能的消隐输入/动态灭零输出（BI/RBO）端。由7448真值表可获知7448所具有的逻辑功能：（1）7段译码功能（LT=1，RBI=1）,在灯测试输入端（LT）和动态灭零输入端（RBI）都接无效电平时，输入DCBA经7448译码，输出高电平有效的7段字符显示器的驱动信号，显示

17、相应字符。除DCBA=0000外，RBI也可以接低电平，见表1中116行。（2）消隐功能（BI=0）,此时BI/RBO端作为输入端，该端输入低电平信号时，表1倒数第3行，无论LT和RBI输入什么电平信号，不管输入DCBA为什么状态，输出全为“0”，7段显示器熄灭。该功能主要用于多显示器的动态显示。（3）灯测试功能（LT=0）,此时BI/RBO端作为输出端，端输入低电平信号时，表1最后一行，与及DCBA输入无关，输出全为“1”，显示器7个字段都点亮。该功能用于7段显示器测试，判别是否有损坏的字段。（4）动态灭零功能（LT=1，RBI=1）,此时BI/RBO端也作为输出端，LT端输入高电平信号，R

18、BI端输入低电平信号，若此时DCBA=0000，表1倒数第2行，输出全为“0”，显示器熄灭，不显示这个零。DCBA0，则对显示无影响。该功能主要用于多个7段显示器同时显示时熄灭高位的零。3.3仿真 将以上分析的各模块结合起来，并用 protues 软件画出来及仿真。整体电路图： 通过Proteus仿真结果知，该系统的稳定性很好，可以实现计数器对00-98之间的计数。4 总结通过此次课程设计，使我更加扎实的掌握了有关电子线路方面的知识，在设计过程中虽然遇到了一些问题，但经过一次又一次的思考，一遍又一遍的检查终于找出了原因所在，也暴露出了前期我在这方面的知识欠缺和经验不足。实践出真知，通过亲自动手

19、制作，使我们掌握的知识不再是纸上谈兵。课程设计作为数字电子技术课程的重要组成部分，目的是一方面使我们能够进一步理解课程内容，基本掌握数字系统设计和调试的方法，增加集成电路应用知识，培养我们的实际动手能力以及分析、解决问题的能力。另一方面也可使我们更好地巩固和加深对基础知识的理解，学会设计中小型数字系统的方法，独立完成调试过程，增强我们理论联系实际的能力，提高电路分析和设计能力。通过实践引导我们在理论指导下有所创新，为专业课的学习和日后工程实践奠定基础。数字逻辑是电子科学与技术专业是我们必修的一门专业基础课，我们进行数字逻辑课程设计是我们理论联系实际的最好途径，将书本上的知识利用到实际的分析解决

20、问题中去，这样使我们更加牢固的掌握分析与设计的基本知识与理论，更加熟悉的各种不同规模的逻辑器件，掌握逻辑电路的分析和设计的基本方法，而且要学会对实际问题要学会运用不同的电路使电路更加的稳定。过而能改，善莫大焉。在课程设计过程中，我们不断发现错误，不断改正，不断领悟，不断体验最终的检测调试环节，本身就是在践行“过而能改，善莫大焉”的知行观。这次课程设计终于顺利完成了，在设计中遇到了很多问题，最后在老师的指导下，终于游逆而解。在今后社会的发展和学习实践过程中，一定要不懈努力，不能遇到问题就想到要退缩，一定要不厌其烦的发现问题所在，然后一一进行解决，只有这样，才能成功的做成想做的事，才能在今后的道路

21、上劈荆斩棘，而不是知难而退，那样永远不可能收获成功，收获喜悦，也永远不可能得到社会及他人对你的认可!通过这次对课程设计的学习，我了解到电路仿真的重要性，一个稳定的系统我们得需要理论上软件仿真的通过。这次的课程题目99进制加法计数器设计，题目虽然不是很难，但是，深入地去理解这个电路的设计，还是得花一些时间，因为不仅要让计数器能够计数，而且要符合一定的规矩使其能进位，所以构造了逻辑函数和功能表，最后通过各种逻辑器件来搭建我们的电路，在proteus中来进行仿真，达到我们预期的效果。看到设计题目后，首先要分析数码管显示状态与BCD码的关系，然后对计数器进行功能描述，确定99进制加法计数器的结构框图，

22、最后进行电路设计。在电路设计过程中，先进行模式控制电路的设计，然后用到了 74LS192与74LS193构造计数器，再设计译码与显示电路，各个结构的电路设计好了之后，组合起来就设计好了99进制加法计数器的逻辑电路。理论中我们学习了好多数字电路中的集成电路，比如，基本的集成门电路，译码器，锁存器，等等；但是在实践中用的不多，通过这次的课程设计，虽然只是仿真，但是还是让我了解到了这些芯片的一些知识，这些芯片的引脚的排列，功能，以及基本的电路，都是非常重要的。我认为，在这学期的实验中，不仅培养了独立思考、动手操作的能力，在各种其它能力上也都有了提高。更重要的是，在实验课上，我们学会了很多学习的方法。

23、而这是日后最实用的，真的是受益匪浅。要面对社会的挑战，只有不断的学习、实践，再学习、再实践。这对于我们的将来也有很大的帮助。以后，不管有多苦，我想我们都能变苦为乐，找寻有趣的事情，发现其中珍贵的事情。就像中国提倡的艰苦奋斗一样，我们都可以在实验结束之后变的更加成熟，会面对需要面对的事情。对我而言，知识上的收获重要，精神上的丰收更加可喜。挫折是一份财富，经历是一份拥有。这次实习必将成为我人生旅途上一个非常美好的回忆！但是我觉得该作品还不是很完善，首先，功能还不是很强大，本系统只考虑了比较简单的情况，还可以设计任意进制的计数器使本设计更加完善，其次，我们用的元器件比较多，那样成本就比较高。因此，还得进一步完善该系统。通过本次数字逻辑课程设计，我体会到了学习不但要把书本知识学好，要得弄懂东西还要自己勤翻书，上网查资料，要勤动脑，学会思考，可以从各个方面去思考同一个问题，最重要的是要学会学以致用。最后，我觉得模块化的思想非常重要，当把一个大的电路分割成很多小模块后，设计起来会比较简单，灵活，会有一个清晰的思路。参考文献1康华光，陈大钦. 电子技术基础模拟部分（第五版）M. 北京：高等教育出版社，20052谢自美 电子线路设计实验测试（第四版）M. 北京：华中科技大学出版社，20083康华光，陈大钦. 电子技术基础数字部分（第五版）M. 北京：高等教育出版社，2005