白青.docx

1、白青第1章。关于大型核心函数发布信息。设备家庭支持。特征。一般描述。接口与协议。高速同步串行口 - 4.2界面。大西洋界面。 【计算机】存储映像界面。大型内核验证。性能和资源利用率。安装和许可。开放式内核加评价。开放式内核加上超时行为。第二章开始设计流程。指定参数。模拟设计。使用测试仿真的模拟器使用测试平台与枚举。 编译程序的设计和设备。第三章。参数设置基本参数。设备的家庭。LVDS数据速率。锁相环的输入频率。数据路径宽度。缓冲模式。大西洋FIFO缓冲时钟大西洋界面宽度。可选特性。发射机选项。接收机选项。FIFO RAM块。协议参数。日历选项。发射机选项。接收机选项。第四章。功能描述接收机特征

2、。块描述数据接收和串并联变换器(rx_data_phy_altlvds)德新社通道对准器(rx数据phy DPA)。ALTLVDS_RX 宏模块。通道对准器。8:4序列化。4 - 5数据处理器(rx数据proc)。4 - 5控制字处理和倾斜4。4 - 5时钟域交叉缓冲。4 - 6SOP对准&大西洋转换。4 - 6大西洋缓冲区。4 - 6共享缓冲区使用嵌入式解决。4 - 6个人缓冲区。. .。4 - 7处理器地位。4 - 7时钟结构。4 - 10单时钟模式。4 - 10多个时钟模式。4 - 10rxsys_clk要求。4 - 12复位结构。1。关于这个MegaCore函数4级的pos phy M

3、egaCore函数执行高速细胞和传输设备之间物理和链路层。发布信息表1 - 1提供了信息关于这个版本的阿尔特拉pos phy四级MegaCore函数。关于这个版本的更多信息,请参阅MegaCore IP库版本注释和勘误表。阿尔特拉验证当前版本的第四的II软件编译前一个版本,每个MegaCore函数。MegaCore I库的版本说明和勘误表报告任何例外验证。阿尔特拉不验证编译与MegaCore函数版本以上的一个版本。设备家庭支持MegaCore功能可以提供类型的支持目标阿尔特拉装置的家庭如表1 - 2。表1 - 3显示了水平的支持所提供的pos phy四级MegaCore函数来每个阿尔特拉装置的

4、家庭。特性符合所有适用的标准,包括:光学网络互连论坛(掩护,系统包接口四级(spi 4)第二阶段复习1:oc - 192系统界面物理和链路层设备,oif - spi4 - 02.1,2003年10月。pmc塞拉公司,POS-PHYTM四级一个土星包和电池接口规范对oc - 192 SONET / SDH和10 GB / s以太网应用,问题5(草案):2000年6月。Stratix III,IV,V Stratix Stratix设备支持高达1250 Mbps和Stratix II设备支持高达1040 Mbps,包括集成动态相位对齐(DPA)硬件模块Stratix GX设备家庭支持高达1000

5、Mbps,包括综合分区硬件模块Stratix设备家庭支持高达840 Mbps气旋三世,气旋II,气旋设备支持高达622 Mbps的64位数据路径;支持高达250 Mbps的32位数据路径宽度可配置的数据路径宽度影响MegaCore函数的大小和速度-对各种性能要求和应用:128位64位32位(季度率)支持多达256个端口固定开始包(SOP)对齐到最高有效字节巷放松后续数据包处理先进先出(FIFO)缓冲区状态管理和适应症可配置FIFO缓冲模式共享缓冲区使用嵌入式寻址个人缓冲区错误检测和处理协议检查- spi - 4.2 datapath状态机检查和修复大西洋FIFO缓冲区溢出处理状态框架滞(好的和

6、坏的阈值)倾斜4滞后(好的和坏的阈值)IP功能仿真模型用于阿尔特拉支持硬件描述语言(VHDL)和Verilog HDL模拟器我测试认证总则包在SONET / SDH物理层(pos phy)四级界面,第一开发的土星开发集团,所采用的光网络互连论坛(掩护系统包接口级别4阶段2(spi - 4.2)。因此,pos phy四级和spi - 4.2是同义的。4级的pos phy MegaCore函数使用spi - 4.2接口的高速细胞和包之间的传递物理(PHY)和链路层设备。spi - 4.2接口支持16位数据宽度(LVDS溶液),phy或phy phy连接在多千兆应用程序,包括:异步传输模式(ATM)

7、和包在SONET / SDH(sts - 192 / STM -64),10个千兆以太网千兆和快速以太网、多渠道。按照spi - 4.2接口规范,pos phy四级MegaCore函数允许您实现发射和接收功能。图1 - 1显示了一个全双工的pos phy四级MegaCore功能配置链路层在Altera FPGA器件。图1 - 1。pos phy四级MegaCore函数作为链路层配置图1 - 2显示了一个全双工的pos phy四级MegaCore功能配置在阿尔特拉的PHY层FPGA器件。图1 - 2。pos PHY四级MegaCore函数作为PHY层配置接口和协议以下三个接口支持pos phy四

8、级MegaCore函数:spi - 4.2接口大西洋接口阿瓦隆内存映射(阿瓦隆mm)接口。您可以使用多个大西洋接口,但spi - 4.2接口只支持一个单发射机和一个接收机。spi - 4.2接口spi - 4.2接口是一个外部接口协议开发的光网络互连论坛(掩护。spi - 4.2接口特性高速数据部分和一个FIFO缓冲状态部分。高速部分由一个16位数据总线,1比特控制行和一个双数据率(DDR)时钟。FIFO缓冲区的状态包括2位地位部分频道和一个时钟。图1 - 3显示了一个全双工的spi - 4.2配置。图1 - 3。spi - 4.2顶层视图为进一步的信息在这个接口,请参阅系统包接口四级(spi

9、 4)第二阶段复习1:oc - 192系统界面物理和链路层设备,可以在。大西洋接口大西洋接口是一个阿尔特拉发达的同步协议都支持包和细胞。4级的pos phy MegaCore函数是一个大西洋接口奴隶,传输数据包或者从用户端逻辑。大西洋接口提供了一个连接缓冲和用户逻辑FIFO。为进一步的信息在这个界面,指大西洋接口功能规范。阿瓦隆mm接口阿尔特拉阿瓦隆mm的接口是一个简单的总线结构,连接片上处理器(或外部处理器接口)和外围设备。阿瓦隆mm的接口指定端口连接到主奴组件,和指定这些组件的时间沟通。所有的阿瓦隆mm信号同步到阿瓦隆毫米钟(雷夫clk / tav clk)。这种同步简化了相关时间行为的阿

10、瓦隆毫米接口和便于集成和高速外设。在这个版本的pos phy四级MegaCore函数,阿瓦隆mm模块一个离散的单元,是由MegaWizard实例化插件,当不对称端口支持是打开的。为进一步的信息在这个接口,请参阅阿瓦隆接口规范。MegaCore验证4级的pos phy MegaCore函数已经被严格的测试和验证在硬件平台和环境不同。每个环境都存在个体测试套件旨在涵盖以下五个类别的可测试性:理智流控制错误管理性能应力这些测试套件包含几个testbenches,分组和专注于测试定功能的pos phy四级MegaCore函数。 这些个人testbenches集独特的参数为每个特定功能测试。结果的硬件验

11、证测试是聚集在我测试报告供不同ASSP设备。例如,spi - 4.2互操作性与pmc塞拉的S /大学9953年和spi - 4.2互操作性与pmc塞拉的S / UNI 10通用电气(PM3388)。为这些报告,联系当地的销售代表或阿尔特拉身上。性能和资源利用率表1 - 4、表1 - 6列出资源和内部速度的选择变体使用共享缓冲区与嵌入的寻址模式。表1 - 7和表1 - 9列出资源和内部速度的选择使用个人缓冲模式变化。所有的结果使用第四的II软件8.1版本以下设备:气旋三世(EP3C40F780C6)Stratix三世(EP3SE50F780C3)Stratix IV GX(EP4SGX70DF2

12、9C3和EP4SGX230DF29C3ES)表1 - 4。与嵌入性能共享缓冲区III装置,解决模式旋风表1 - 5。与嵌入式处理性能共享缓冲区Mode-Stratix三世装置(第1部分的2)表1 - 5。与嵌入式处理性能共享缓冲区Mode-Stratix三世设备(第2部分的2)表1 - 6。与嵌入式处理性能共享缓冲区Mode-Stratix IV设备表1 - 7。表现个人缓冲模式气旋三世装置(第1部分的2)表1 - 7。表现个人缓冲模式气旋三世设备(第2部分的2)表1 - 8。Mode-Stratix三世设备性能个人缓冲区表1 - 9。第四Mode-Stratix表现个人缓冲装置(第1部分的2

13、)表1 - 9。第四Mode-Stratix表现个人缓冲装置(第2部分的2)安装和许可4级的pos phy MegaCore函数部分的MegaCore IP库,它是分布式的软件和下载第四的二世从阿尔特拉网站()。为系统需求和安装说明,请参考阿尔特拉软件安装和许可。图1 - 4显示了目录结构在你安装pos phy四级MegaCore函数,其中是安装目录。默认安装在Windows目录是c: altera;在Linux上它是/ opt /阿尔特拉图1 - 4。目录结构安装目录。ip包含了阿尔特拉MegaCore IP库和第三方的IP核。阿尔特拉包含了阿尔特拉MegaCore IP库。常见包含共享组件

14、。posphy_l4包含了pos phy四级MegaCore函数文件和文档。医生包含文档MegaCore函数。自由包含加密的低级设计文件。你需要购买一个许可证MegaCore函数只有当你完全满意它的功能和性能,要带你的设计到生产。在你购买一个许可证pos phy四级MegaCore函数,你可以请求一个许可证文件从阿尔特拉授权页面的阿尔特拉网站和安装它在你的电脑上。当你要求一个许可证文件,阿尔特拉邮件你一个license . dat文件。如果你没有网络,请联系你当地的阿尔特拉代表。OpenCore加上评价与阿尔特拉的自由OpenCore加上评价功能,您可以执行以下行动:模拟的行为megafunc

15、tion(阿尔特拉MegaCore函数或AMPPSMmegafunction)在您的系统验证功能的设计,以及评估其大小和速度快速、轻松地编程文件生成有时间限制的装置设计方案,其中包括megafunctions项目设备和验证你的设计在硬件你只需要购买一个许可证megafunction当你完全满意它的功能和性能,想把你的设计生产。更多信息OpenCore加上硬件评估,指320:Megafunctions OpenCore加评价。OpenCore加上超时行为OpenCore加上硬件评估支持以下两种操作模式:散放的设计运行在有限的时间内。系需要一个连接你的董事会和主机电脑。如果系模式是支持所有的meg

16、afunctions设计,设备就可以运营时间较长或无限期。所有在一个设备megafunctions超时时,同时最严格的评估时间到达。如果有超过一个megafunction在一个设计,一个具体megafunction的超时行为可能掩盖的超时的行为其他megafunctions。 MegaCore功能,不超时时间是1小时,系超时值是无限的。你的设计停止工作时间到期后硬件评估,在这段时间接收方MegaCore函数停止处理传入的数据。状态通道和大西洋FIFO缓冲区继续正常运行。2。开始设计流程图2 - 1显示了用于创建一个系统阶段与pos phy四级MegaCore函数和第四的II软件。在这一章的章节

17、描述每个阶段。图2 - 1。设计流程指定参数模拟与Testbench适用时机约束编制设计项目设备指定参数指定参数,遵循这些步骤:1。在第四的II软件,创建一个新的第四的II项目与新项目向导。2。在工具菜单点击MegaWizard插件管理器和遵循的步骤IP Toolbench开始。pos phy四级MegaCore函数是在通信pos phy目录。3。点击步骤1:在IP Toolbench参数化。4。确定你的设计的约束条件和性能要求,然后参数化的pos phy四级MegaCore IP Toolbench功能。并不是所有的参数都支持,或者是相关的,每个MegaCore函数变异。为更多的信息关于这些

18、参数,请参考第3章、参数设置。5。点击步骤2:建立在IP Toolbench仿真。一个IP功能仿真模型是一个周期精确或Verilog HDL硬件描述语言(VHDL)模型制作的第四的II软件。你可能只使用这些仿真模型为仿真的目的和输出文件明确不是为了合成或任何其他目的。使用这些模型的合成创建一个非功能设计。6。打开生成仿真模型。7。选择语言的语言列表。8。一些第三方合成工具可以使用一个网表,其中只包含结构MegaCore的功能,但没有详细的逻辑,来优化性能设计包含MegaCore函数。 如果你的合成工具支持这个功能,打开生成网表。9。单击OK。10。 点击步骤3:在IP Toolbench生成。

19、表2 - 1描述了生成的文件和其他文件,可能在您的项目目录。的名称和类型的文件中指定的IP Toolbench报告有所不同基于您是否创建了您的设计或Verilog HDL硬件描述语言(VHDL)如果你想改变你的项目从一个接收器,一个发射机,全部删除高密度脂蛋白的文件在你的MegaCore再生功能。表2 - 1。生成的文件(第1部分的2)表2 - 1。生成的文件(第2部分的2)11在你检查生成报告,点击退出关闭IP Toolbench和点击是的在第四的II IP文件信息。第四的II IP文件(.qip)是一个文件生成的接口MegaWizard或SOPC建设者包含有关MegaCore生成函数。提示

20、您添加。qip文件到当前第四的二世项目的文件生成。在大多数情况下,。qip文件包含所有必要的作业和需要的信息的过程MegaCore函数或系统在第四的二世的编译器。一般来说,一个qip文件为每个MegaCore生成函数和对于每个SOPC构建器系统。然而,一些更复杂的SOPC Builder组件生成一个单独的。qip文件,所以该系统。qip文件引用组件。qip文件。现在您可以将您的自定义MegaCore函数变化到你的设计和模拟和编译。约束是自动设置的MegaWizard插件管理器。模拟设计你可以模拟你的设计使用IP Toolbench-generated Verilog硬件描述语言(VHDL)和高

21、密度脂蛋白IP功能仿真模型。更多信息的IP功能的仿真模型,包括NativeLink,请参考“模拟设计页2 - 3和模拟阿尔特拉IP在第三方仿真工具在卷3章的第四的II手册。阿尔特拉提供了模型可以使用为功能验证的pos phy水平 MegaCore功能在您的设计中。一个testbench Verilog HDL,包括脚本要运行它,也提供了。这testbench,用此ModelSim-Altera模拟器或其他模拟器工具通过NativeLink,演示了如何实例化一个模型设计。本小节将向您介绍如何使用testbench ModelSim的模拟器或通过NativeLink其他模拟器。列表的模拟器,您可以

22、使用与NativeLink,参考模拟阿尔特拉IP在第三方模拟工具在第三章第二卷第四的手册。testbench是Verilog HDL的,所以你需要一个许可运行混合语言模拟运行testbench与硬件描述语言(VHDL)模型。如果你编辑你的任何Verilog HDL变化的明文文件,您必须更新IP功能仿真模型在运行模拟器。更新模型,运行第四的sh - t刷新模型。tcl脚本在第四的II软件。使用Testbench ModelSim的模拟器使用testbench与IP功能仿真模型在ModelSim仿真器,遵循以下步骤:1。启动ModelSim仿真器。2。在模拟器,改变工作目录的位置 _run_mod

23、elsim。tcl文件。3。运行该脚本输入以下命令在模拟器命令提示符:使用Testbench与NativeLink使用testbench IP功能仿真模型与第三方使用NativeLink,遵循这些步骤:1。创建一个新的自定义变化在你的第四的二期项目。生成你的MegaCore函数使用IP Toolbench这种变化。2。检查绝对路径你的第三方模拟工具设置。设置路径从EDA工具选项的选项对话框(“工具”菜单)。3。在处理菜单,点开始,点击开始分析和细化。如果分析和细化不成功,修复错误前移动到下一个步骤。4。在作业”菜单上,单击“设置。设置对话框。扩大EDA工具设置和选择仿真。5。在工具的名字,选择

24、一个模拟器工具从名单上。在EDA网表作家选项,选择从列表中硬件描述语言(VHDL)的格式输出网表。在NativeLink设置,选择编译试验台选项,然后点击测试长凳。测试长凳对话框。6。在测试长凳对话框中,单击New。新的实验台设置对话框框。7。在新的实验台设置对话框,输入信息的描述表2 - 2 2 - 5页(也请参考图2 - 2 2 - 5页)。进入文件中所描述的表,浏览文件在您的项目。表2 - 2。NativeLink试验台设置图2 - 2页2 - 5显示了一个示例的testbench设置当是例子。图2 - 2。新试验台的例子NativeLink设置8。当你进入你的新testbench所需信

25、息,单击OK在新的实验台设置对话框。9。单击OK在测试长凳对话框,然后单击OK在设置对话框箱。10。 在工具菜单上,指向EDA仿真工具,单击Run EDA RTL仿真工具。模拟现在开始与你所选择的仿真工具。编译程序的设计和设备您可以使用第四的II软件编译你的设计。参考第四的II帮助指令编译你的设计。在你编译你的设计,你有针对性的阿尔特拉设备和程序验证你的设计在硬件。4。功能描述接收机4级的pos phy MegaCore函数包含主要的spi - 4.2处理逻辑,和可配置的大西洋先入先出(FIFO)缓冲区。当pos phy四级MegaCore功能配置为一个接收器,数据流从spi 4接口到大西洋接

26、口。特性接受数据包从一个spi - 4.2发射机流程控制词检测对角交叉校验(浸渍4)错误检测spi - 4.2协议错误执行开始包(SOP)对齐和大西洋转换缓冲包在每端口或每个接口的基础检测缓冲区填充水平和生成状态通道块描述图4 - 1页4 - 2显示了块和时钟组成的接收机MegaCore函数。图4 - 1。块图接收机(注1)注意,图4 - 1:(1)虚线说明时钟域分离。本节描述顶级街区的pos phy四级接收机MegaCore函数。数据接收和串并联变换器(rx_data_phy_altlvds)数据和控制字到达rdat总线,并在两个边的取样rdclk。 有效负载和控制字包含两个字节,钻头15是

27、最有效位(MSB)和位8是最低有效位(LSB)的第一个字节,和钻头MSB和钻头0是LSB的第二个字节。对于128位和64位的变化,一个ALTLVDS_RXmegafunction反序列化的spi - 4.2rdat /阻容晶体管逻辑行成单词在1/8或1/4的rdat数据速率,分别。rdint_clk的来源于rdclk输入销,是时钟,驱动器内部逻辑元素的接收机。32位(季度率)的变化,一个ALTDDIO_IN megafunction反序列化的spi - 4.2 rdat /阻容晶体管逻辑行成词的rdat数据速率在1/2。对于利率高于311 Mbps,StratixStratix II,III,

28、Stratix GX,Stratix设备包括一个专用的并行转换器(ALTLVDS megafunction)LVDS实现I / Os。对于利率低于250 Mbps,LVDS I / O使用别针。1一个快速锁相环(PLL)需要ALTLVDS并行转换器。更多信息和ALTDDIO_IN megafunctions ALTLVDS_RX,请参考第四的II帮助,对并行转换器发射器/接收器ALTLVDS Megafunction用户导,或ALTDDIO Megafunction用户指南。德新社通道对准器(rx数据phy DPA)在Stratix三世,Stratix II,Stratix GX装置,ALTL

29、VDS_RX家庭megafunctions支持一个可选的分区特性,可以弥补跟踪长度由于流程不匹配和变化,电压和温度(PVT)。DPA特性包括以下功能:支持的数据速率从415比特/秒到1 Gbps的Stratix GX设备支持的数据速率从415比特/秒到1250 Gbps在Stratix三世设备和1050在第二Stratix Gbps的设备在重置,它执行通道校准使用spi - 4.2培训模式弥补静态时钟通道和通道通道斜在重置,它动态跟随改变时钟通道和通道通道斜不使用spi - 4.2培训模式支持总斜4.5比特总数的0.5位允许重置后在Stratix GX设备支持总斜4.4比特总数的0.4位允许重置后在Stratix III和Stratix II设备如果DPA参数是打开,DPA特性由一个ALTLVDS_RXmegafunction与分区启用,和一个通道调整器。对于64位数据路径宽度Stratix GX设备变化,这个特性还包括一个八4(需要序列化器达到一个整体反序列化的因素4)。三个状态的信号:stat r