南昌大学EDA实验报告完整版.docx

1、南昌大学EDA实验报告完整版EDA 实 验 报 告姓名： 曾维鋆 学号： 6102213863 老师： 杨鼎成 班级： 通信工程132班 南昌大学实验报告学生姓名： 曾维鋆 学 号： 61002213863 专业班级： 通信132班 实验类型： 验证 综合 设计 创新 实验日期：2015.10.19 实验成绩： 实验一 半加器及全加器的设计（一） 实验目的1、 熟悉实验装置和Quartus软件的使用；2、熟悉和掌握EDA设计流程；3、学习简单组合、时序电路的EDA设计；4、熟悉例化语句的应用。（二）实验内容 设计一个一位全加器。先设计一个半加器h_adder.v作为预存文件。然后设计顶层文件对

2、h_adder.v文件进行调用，实现全加器的功能。（3）实验原理 由3个逻辑模块组成，其中两个为半加器，一个是或门。真值表（4）实验步骤1.建立工作库文件夹，输入半加器和全加器的Verilog HDL代码并分别存盘。a.半加器module h_adder(A,B,SO,CO); input A,B; output SO,CO; assign SO=AB; assign CO=A&B;endmoduleb.全加器module f_adder(ain,bin,cin,cout,sum); output cout,sum; input ain,bin,cin; wire net1,net2,net3

3、; h_adder U1(ain,bin,net1,net2); h_adder U2(.A(net1),.SO(sum),.B(cin),.CO(net3); or U3(cout,net2,net3);endmodule2.选目标器件CycloneII中的EP2C35F672C8并编译。3.建立仿真波形文件，进行波形仿真。仿真波形与真值表对应，结果一致，说明程序编写正确，仿真成功。4.引脚锁定，包装元件。5 .下载测试 下载到试验箱上进行测试。拨动开关得出结果，按照真值表上对结果进行验证。可以发现与真值表上的结果完全一致，说明设计符合设计要求。6 实验总结 初步了解verilog语言以及学

4、习Quartus ii软件的使用，能够熟练地使用软件建立工程，编写代码，建立波形文件，引脚锁定，下载程序到试验箱。除此，还知道了verilog HDL元件例化语句的编写与调试。使我对EDA从理论到实践，大体上有了一个初步的了解及认识。 南昌大学实验报告学生姓名： 曾维鋆 学 号： 61002213863 专业班级： 通信132班 实验类型： 验证 综合 设计 创新 实验日期：2015.10.26 实验成绩： 实验二 模可变计数器的设计（一）实验目的1、进一步熟悉实验装置和Quartus软件的使用；2、 进一步熟悉和掌握EDA设计流程；3、 学习简单组合、时序电路的EDA设计；4、 学习计数器中

5、二进制码到BCD码的转换技巧；5、 学习实验装置上数码管的输出方法。（二） 设计要求完成设计、仿真、调试、下载、硬件测试等环节，在EDA实验装置上实现模可变计数器功能，具体要求如下：1、设置一个按键控制改变模值，按键按下时模为10-99之间（具体数值自行确定）的数，没按下时模为100-199之间（具体数值自行确定）的数；2、计数结果用三位数码管十进制显示。3、利用控制位m来改变模长要求m=0时模为120计数，m=1时模为21计数；（三） 主要仪器设备1、 微机 1台2、 QuartusII集成开发软件 1套3、 EDA实验装置 1套（四）实验步骤1.建立工作库文件夹，输入计数器的Verilog

6、 HDL代码并存盘。module clk_div(clk,m,en,rst,a,sel,SG,d); input clk,m,en,rst; output 7:0 SG; output 2:0 sel; output a; (* synthesis, keep *) reg clk1; (* synthesis, keep *) wire 3:0 gw,sw,bw; /*(* synthesis, keep *) */reg 3:0a; reg 11:0 q; reg 11:0 model; reg 7:0 cnt,SG; reg 2:0 sel;reg 0:0d;output 0:0d; a

7、lways (posedge clk) begin cnt=cnt+1; if (cnt=200) begin clk1=1b1; cnt=0; end else clk1=1b0; /200分频，CLK为数码管扫描频率，CLK1为计数频率 if (sel2) sel=sel+1; else sel=0; end /sel为数码管选择 always (sel) begin case (sel) 0: a=bw; /0数码管为百位 1: a=sw; /1数码管为十位 2: a=gw; /2数码管为个位 default: a=0; endcase case (a) 0:SG=8b00111111;

8、 1:SG=8b00000110; 2:SG=8b01011011; 3:SG=8b01001111; 4:SG=8b01100110; 5:SG=8b01101101; 6:SG=8b01111101; 7:SG=8b00000111; 8:SG=8b01111111; 9:SG=8b01101111; /8段译码值 default: SG=8b11111111; endcase end always (m) if (m) model=12b000000100000; /模值20 else model=12b000100011001; /模值119 assign gw=q3:0; assig

9、n sw=q7:4; assign bw=q11:8; always (posedge clk1,negedge rst) begin if (!rst) q=0; else if (en) begin if (qmodel) begin if (gw=9) begin q=q+7; if (sw=9) q=q+96; end /BCD调整 else q=q+1; end else q=0; end endalways (q) if(qmodel) d=0; else d=1; endmodule2.选目标器件CycloneII中的EP2C35F672C8并编译。3.建立仿真波形文件，进行波形

10、仿真。 （复位清零以及使能仿真，当rst=0时，清零，当en=0，计数值维持不变）（M=0时模119计数仿真，当q=119时，d为高电平）（M=1时模20计数仿真，当q=20时，d为高电平）波形分析：当置位rst为低电平时，计数清零，当RST为高电平，使能位en为高电平时，开始计数：模控制位m为低电平时，则计数器记到119时归0后重新计数，实现模为120的计数功能；模控制位m为高电平时，则计数器记到20时归0后重新计数，实现模为21的计数功能。4.引脚锁定，包装元件。5 、下载测试。下载到实验箱上测试，下推K3（m=0），可以从实验箱数码管观察到0119模120计数。按下K2（RST=1）可以

11、使计数器复位清零。K1 下推（en=0），计数值维持不变。将K3上推（m=1），可在数码管上观察020模21的计数，可知测试结果符合模可变计数器要求。6、实验小结在前面基础实验的基础上进一步深入理解实验台的配置，个人觉得知识学习了更重要的在于整合内化成为自己的东西，才能运用的游刃有余，才能在以后的世纪应用中使用到。对于参考程序中的不理解的寄存器设置或者不理解的语句要学会查用户手册寻找答案；另外分析程序时，要将硬件和软件结合起来看，分析其各个部分连接能够实现的功能。 首先，通过这次实验，我能完成简单的设计；其次，在对模可变计数器设计过程中，花了很多时间，发现自己有很多不足，需要多看书多程序，训练

12、自己的逻辑思维也非常重要最后，希望在以后的学习中，多用心去学习EDA这门技术，在实际操作中慢慢提高自己的设计能力。 南昌大学实验报告学生姓名： 曾维鋆 学 号： 61002213863 专业班级： 通信132班 实验类型： 验证 综合 设计 创新 实验日期：2015.11.2 实验成绩： 实验三 序列信号检测器的设计（一）实验目的1、 进一步熟悉EDA实验装置和Quartus软件的使用方法；2、 学习有限状态机法进行数字系统设计；3、 学习使用原理图输入法进行设计。（二）设计要求完成设计、仿真、调试、下载、硬件测试等环节，在EDA实验装置上实现一个串行序列信号发生器和一个序列信号检测器的功能，

13、具体要求如下：1、 先用设计0111010011011010序列信号发生器，其最后6BIT数据用LED显示出来；2、 再设计一个序列信号检测器，检测上述序列信号，若检测到串行序列“11101”则输出为“1”，否则输出为“0”；（三）主要仪器设备1、 微机 1台2、 QuartusII集成开发软件 1套3、 EDA实验装置 1套（四）状态转移（五）实验步骤1.建立工作库文件夹，输入计数器的Verilog HDL代码并存盘。 module xulie (clk,f,m,clr1,clr2,ld,s,c); input clk,clr1,clr2,ld; output f,m,c; output 4

14、:0 s; reg f,m; reg 2:0 q2; reg 4:0 z,s; reg 15:0 wo; assign c=clk; parameter 15:0 xulie=16b0111010011011010; /要产生的序列 parameter 4:0 q1=5b11101; /要检测的序列;. always (posedge clk,negedge clr1) if (clr1) f=0; /清产生序列 else if (ld) wo=xulie; else begin wo0=wo15; f=wo15; wo15:1=wo14:0; /并行转换为串行 end always (pos

15、edge clk or negedge clr2) begin if (clr2) q2= 0; /清检测序列 else case (q2) 0 : if (f=q14) q2=1; else q2= 0; 1 : if (f=q13) q2=2; else q2= 0; 2 : if (f=q12) q2=3; else q2= 0; 3 : if (f=q11) q2=4; else q2= 3; 4 : if (f=q10) q2=5; else q2= 0; /状态转移 default: q2 = 0; endcase end always (q2) if (q2=5) m= 1; e

16、lse m= 0; /检测到11101，输出1 always (posedge clk) begin z4:1=z3:0; z0=f; s=z; / 转换为并行输出 endendmodule2.选目标器件CycloneII中的EP2C35F672C8并编译。3.建立仿真波形文件，进行波形仿真。 (检测到序列11101时，m=1)说明：当检测到“11101”序列时，m=1，clr1=1，clr2=14.引脚锁定，包装元件。5 、下载测试1）连接电源，将开关k1,k2拨上，将k3拨上再拨下，即此时clr1=1,clr2=1,输入下一个脉冲即LED灯1、2、3、4亮时，LED灯6亮，即m=1，为高电

17、平，说明检测到了序列11101。2）将开关K2拨下即clr2=0,观察得当第LED灯1、2、3、4亮时，即产生序列11101时，LED灯6不亮，说明m=0时，即clr2=0时，清检测序列。3）将开关K1拨下，K2拨上，即clr1=0，LED灯不再亮，清产生序列。6、实验小结在前面基础实验的基础上进一步深入理解实验台的配置，个人觉得知识学习了更重要的在于整合内化成为自己的东西，才能运用的游刃有余，才能在以后的世纪应用中使用到。对于参考程序中的不理解的寄存器设置或者不理解的语句要学会查用户手册寻找答案；另外分析程序时，要将硬件和软件结合起来看，分析其各个部分连接能够实现的功能。通过本设计，进一步加

18、深了对VerilogHDL语言的理解及应用，用VerilogHDL语言来设计电路，思路更清晰，更简洁，实现起来更加的得心应手。这就是电子系统EDA最好的体现。对序列信号检测器的设计的设计更加明白了，同时清产生序列和检测序列的原理也弄懂了。还有引脚锁定的时候，clr1,clr2都是选择用户开关而不是用户按键，是为了方便操作。 南昌大学实验报告学生姓名： 曾维鋆 学 号： 61002213863 专业班级： 通信132班 实验类型： 验证 综合 设计 创新 实验日期：2015.11.9 实验成绩： 实验四 交通灯控制器设计合作人：陈亚亚（8001713021）（一） 实验目的1、 学习与日常生活相

19、关且较复杂数字系统设计；2、 进一步熟悉EDA实验装置和Quartus软件的使用方法；3、 学习二进制码到BCD码的转换；4、 学习有限状态机的设计应用。（二） 设计要求完成设计、仿真、调试、下载、硬件测试等环节，在型EDA实验装置上实现一个由一条主干道和一条乡间公路的汇合点形成的十字交叉路口的交通灯控制器功能，具体要求如下：1、 有MR（主红）、MY（主黄）、MG（主绿）、CR（乡红）、CY（乡黄）、CG（乡绿）六盏交通灯需要控制；2、 交通灯由绿转红前有4秒亮黄灯的间隔时间，由红转绿没有间隔时间；3、 乡间公路右侧各埋有一个串连传感器，当有车辆准备通过乡间公路时，发出请求信号S=1，其余时

20、间S=0；4、 平时系统停留在主干道通行（MGCR）状态，一旦S信号有效，经主道黄灯4秒（MYCR）状态后转入乡间公路通行（MRCG）状态，但要保证主干道通行大于一分钟后才能转换；5、 一旦S信号消失，系统脱离MRCG状态，即经乡道黄灯4秒（MRCY）状态进入MGCR状态，即使S信号一直有效，MRCG状态也不得长于20秒钟；6、 控制对象除红绿灯之外，还包括分别在主干道和乡间公路各有一个两位十进制倒计时数码管显示。（三） 主要仪器设备1、 微机 1台2、 QuartusII集成开发软件 1套3、 EDA实验装置 1套（4）实验步骤1、交通灯的状态转移 状态转移图共有四个状态：S0=MGCR（主

21、绿乡红）S1=MYCR（主黄乡红）S2=MRCG（主红乡绿）S3=MRCY（主红乡黄）2、建立工作库文件夹，输入计数器的Verilog HDL代码并存盘。module traffic(clk,s,rst,MG,CR,MY,MR,CG,CY,sel,SG); input clk,rst,s; output reg MG,CR,MY,MR,CG,CY; output reg 7:0 SG; output reg 2:0 sel; parameter s0=0,s1=1,s2=2,s3=3; (* synthesis, keep *) reg clk1; reg 7:0 timMG,timCG,ti

22、mY; reg 7:0 tim; reg 1:0 cs; reg 1:0 next_state; reg 3:0 gw,sw; reg 7:0 cnt,a; always (cs) /状态机控制 case(cs) s0: if(tim=b0&s=b1) next_state=s1; else next_state=s0; s1: if(tim=b0) next_state=s2; else next_state=s1; s2: if(tim=b0|s=0) next_state=s3; else next_state=s2; s3: if(tim=b0) next_state=s0; else

23、 next_state=s3; default: next_state=s0; endcase always (posedge clk1 or posedge rst) begin if(rst) cs=s0; else cs=next_state; end always (negedge clk1) case(cs) s0: begin MY=b0;CR=b1;MG=b1;MR=b0;CG=b0;CY=b0; end s1: begin MY=b1;CR=b1;MG=b0;MR=b0;CG=b0;CY=b0; end s2: begin MY=b0;CR=b0;MG=b0;MR=b1;CG=

24、b1;CY=b0; end s3: begin MY=b0;CR=b0;MG=b0;MR=b1;CG=b0;CY=b1; end default: begin MY=b0;CR=b1;MG=b1;MR=b0;CG=b0;CY=b0; end endcase always (negedge clk1,posedge rst)/倒数计时 if(rst) /设置各种灯的计数器的预置数 begin timMG=8b01011001; timCG=8b00011001; timY0) begin begin if (timMG3:0=0) timMG=timMG-7; else timMG=timMG-

25、1;end tim=timMG;timCG=8b00011001; end else begin tim=0;timMG0) begin begin if (timY3:0=0) timY=timY-7; else timY=timY-1; end tim=timY; end else begin tim=0; timY0) begin begin if (timCG3:0=0) timCG=timCG-7; else timCG=timCG-1; end tim=timCG;end else begin tim=0; timCG0) begin begin if (timY3:0=0) ti

26、mY=timY-7; else timY=timY-1; end tim=timY; end else begin tim=0; timY=8b00000011; end end default : begin timMG=8b01011001;timCG=8b00011001; timY=8b00000011;tim=0;end endcase end /module fengpym(clk,tim,clk1,sel,SG); always (posedge clk) begin cnt=cnt+1; if (cnt=200) begin clk1=1b1; cnt=0; end else

27、clk1=1b0; /100分频，CLK为数码管扫描频率 gw=tim3:0; sw=tim7:4; if (sel7) sel=sel+1; else sel=6; /sel为数码管选择 end always (sel) begin case (sel) 7: a=gw; /1数码管为个位 6: a=sw; /0数码管为十位 default: a=0; endcase case (a) 0:SG=8b00111111; 1:SG=8b00000110; 2:SG=8b01011011; 3:SG=8b01001111; 4:SG=8b01100110; 5:SG=8b01101101; 6:SG=8b01111101; 7:SG=8b00000111; 8:SG=8b01111111; 9:SG=8b01101111; /8段译码值 default: SG=8b11111111; endcase end endmodule 2.选目标器件CycloneII中的EP2C35F672C8并编译。3.建立仿真波形文件，进行波形仿真。开始60s倒计时初始状态主绿乡红当s=1时，仍然保证是60s的主绿乡红S=1时60s倒计时结束转4s倒计时即状态主黄乡红S=1时 4s倒计时结束转20s倒计时即状态主红乡绿