定点原码一位乘法器.docx

1、定点原码一位乘法器沈阳航空工业学院课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：定点原码一位乘法器的设计院（系）：计算机学院专 业：计算机科学与技术班 级：学 号：姓 名：指导教师:完成日期:第 1 章 总体设计方案 错误 !未定义书签设计原理 . 错误 !未定义书签设计环境 . 错误 !未定义书签第 2 章 详细设计方案 错误 !未定义书签顶层方案图的设计与实现 . 错误 !未定义书签创建顶层图形设计文件 错误 !未定义书签器件的选择与引脚锁定 错误 !未定义书签第二层模块的设计与实现 错误 !未定义书签功能模块的设计与实现 . 错误!未定义书签移位模块的设计与实现 错误 !

2、未定义书签乘数移位模块的设计与实现 错误 !未定义书签选择模块的设计与实现 错误 !未定义书签控制模块的设计与实现 错误 !未定义书签其他模块的设计与实现 错误 !未定义书签仿真调试 . 错误 !未定义书签第 3 章 编程下载与硬件测试 错误 !未定义书签编程下载 . 错误 !未定义书签硬件测试及结果分析 错误 !未定义书签错误!未定义书签参考文献 错误 !未定义书签附 录（电路原理图）第1章总体设计方案设计原理原码一位乘，两个原码数相乘，其乘积的符号为相乘两数符号的异或值，数值则为两数绝对值之积。例：X二，丫二，计算乘积X*Y。0000110011001100 0.在计算时，逐次按乘数每1位

3、上的值是1还是0，决定相加数取 被乘数的值还是取零值，而且相加数逐次向左偏移 1位，最后一起求 积。由于在计算机内多个数据一般不能同时相加，一次加法操作只能求出两数之和，因此每求得一个相加数，就与上次部分积相加每次计 算时，相加数逐次向左偏移一位，由于最后的乘积位数是乘数（被乘 数）的两倍，因此加法器也需增到两倍。部分积右移时，乘数寄存器 同时右移一位，所以用乘数寄存器的最低位来控制相加数取被乘数或 零，同时乘数寄存器接收部分积右移出来的一位，完成运算后，部分 积寄存器保存乘积的高位部分，乘数寄存器中保存乘积的低位部分。根据人工算法可以知道，原码一位乘法的整体设计应包括乘数寄 存器，被乘数寄存

4、器，移位电路，控制器，部分积五大模块，包含一 个输入、输出、控制器模块，并作为顶层设计，以上五大模块作为底 层设计，采用硬件器件设计实现。因此，可以得出以下原理框图设计如图所示：图 原码一位乘的逻辑电路框图如上逻辑框图中所示，其中B为被乘数寄存器，用来存放被乘数， C为乘数寄存器，用来存放乘数并且移位，A为部分积寄存器，存放每 次相加并移位后的数据， ALU 加法器实现加法操作，移位电路用来对 相加后的数据作移位处理，计数器控制移位次数和输出结果。设计环境硬件环境：伟福COP200（型计算机组成原理实验仪、XCV20C实 验板、微机； EDA环境：Foundation设计软件。该设计由设计入口

5、工具，设 计实现工具 , 验证工具三大部分组成 .入口工具包括原理图设计 , 有限 状态编辑器 , 硬件描述语言编辑器等。第 2 章 详细设计方案顶层方案图的设计与实现顶层方案图实现原码一位乘的逻辑功能，采用原理图设计输入方式完成，电路实现基于XCV20C可编程逻辑芯片。在完成原理图的功能 设计后，把输入/输出信号安排到XCV20C指旨定的引脚上去，实现芯片 的引脚锁定。创建顶层图形设计文件顶层图形文件由一个运算器模块组成， 乘数 X7：0 ，被乘数 Y7：0,符号位XA YA脉冲CLK清零端CLR打入端LOAD结果0UT16:0 顶层图设计如下：图原码一位乘顶层图形文件结构器件的选择与引脚锁

6、定(1)器件的选择由于硬件设计环境是基于伟福 COP200型计算机组成原理实验仪和XCV200实验板，故采用的目标芯片为 Xlinx XCV200可编程逻辑芯片。另外，在这次的设计中还有的涉及 Verilog语言编程。(2)引脚锁定把顶层图形文件中的输入/输出信号安排到Xlinx XCV200芯片指 定的引脚上去，实现芯片的引脚锁定，各信号及 Xlinx XCV20C芯片引 脚对应关系如表所示。表信号和芯片引脚对应关系图形文件中的输入/输出信号XCV20芯片引脚X0P47X1P48X2P49X3P50X4P53X5P54X6P55X7P56丫0P41Y 1P40丫P39Y3P38Y4P36Y5

7、P35丫P34Y7P33CLKP98CLRRP94LOADP97XAP96YAP95OUT0P213OUT1P215OUT2P216OUT3P217OUT4P218OUT5P220OUT6P221OUT7P2220UT8P2230UT9P224OUT10P228OUT11P229OUT12P2300UT13P2310UT14P2320UT15P2340UT16P2352.2 第二层模块的设计与实现根据以上原理设计分析与大概框图，可得出以下的第二层模块的设计，其中各大模块实现各部分功能图第二层模块框图功能模块的设计与实现根据第二层模块设计可知，整体设计由乘数寄存器，被乘数寄存 器，移位电路，控制

8、器，部分积五大模块，以下介绍各个模块的具体 实现。231移位模块的设计与实现为了简化设计，采用了 Verilog语言设计，用语言实现移位功能， XX7: 0表示输入，CO表示加法器的进位，CE表示使能端，CLR表示 清零端，丫丫7： 0表示移位后的输出，CI标记移出去的那一位，其设 计过程如下。1)创建 Verilog 源文件module YIWEIDIANLU (YY, XX, CE, CO,CI,CLR) ;output 7:0YY ;reg7:0YY ;input 7:0XX ;input CE ;input CLR ;input CO;output CI;reg CI;always(C

9、LR)beginif(CLR) YY=0;else beginYY7=CO;YY6=XX7;YY5=XX6;YY4=XX5;YY3=XX4;YY2=XX3;YY1=XX2;YY0=XX1;CI=XX0;endendendmodule2）创建元件图形符号图形符号如下：(3)功能仿真对创建的移位器件YIWEIDIANLU进行功能仿真，验证其功能的正确性。可用Xilinx Foundation 编译器的Simulator模块实现。功能仿真图如下：ke00 J07 )S7 0? 麼EV3.H7.(hei)JL.vjOFTto rr11 0*HI J .LI -a 1IXCO.- j 1U3.CE k

10、-1的CLRH表2.3.1移位器件功能表描述XX7 :YY7 :CCCCLR00IOE00101F7008111F7000001F01从以上表中数据可以看出，当CLR为1时,该器件清零，输出YY7:0为零，为零时，有移位功能，CO为移位后高位的补充值。CI标记移 出的那一位，用来送往乘数寄存器中移位的高位补充，CE为此器件的 使能端，保证该器件工作，该器件成功创建。232乘数移位模块的设计与实现为了标记乘数移位前的最低位，设计 CHEN寄存器，输入分别用 DIN7 : 0表示，移位后结果用Q7: 0表示，高位补充用SIN表示， 移出的一位用KIN表示，其设计过程如下。(1)创建Verilog

11、源文件module CHENG (LOAD, SIN, DIN, CLK, CLR, Q, KIN);in put LOAD ;in put SIN ;input 7:0 DIN ;input CLK ;input CLR ;output 7:0 Q ;reg 7:0 Q ;output KIN ;reg KIN ;always(posedge CLK or posedge CLR)beginif(CLR) Q =0;else if(LOAD) Q=DIN;elsebeginKIN=Q0;Q 1;Q7v二SIN;endenden dmodule(2)创建元件图形符号元件符号如下:U22Verl

12、bg codeLOAD 住口1OIK KINOINITiQCLKCI.PCHENG(3)功能仿真对创建的乘数移位寄存器(CHEN)进行功能仿真，验证其功能的正确性，可用Xilinx Foundation 编译器的Simulator模块实现。功能仿真图如下:表232乘数移位寄存器功能表描述DISILOADCLKCLRKIQ7NNN0901上升沿11000911上升沿01090900上升沿01040910上升沿0184从以上表中数据可以看出，当CLR为1时，该器件清零，输出Q7:0为零，CLR为零时，有移位功能，SIN为移位后高位的补充值。KIN 标记移出的那一位，用来判断下次加法加零还是被乘数，

13、 CLK上升沿 有效，保证该器件工作，该器件成功创建。2.3.3 选择模块的设计与实现选择器XUAN的输入分别用0, B7 : 0表示，选择后结果输出用 Q0UT7 0表示，选择信号用SC表示，其设计过程如下。( 1)创建 Verilog 源文件module XUAN2 (B, SO, QOUT) ;input 7:0 B ;input SO ;output 7:0 QOUT ;reg 7:0 QOUT ;always(SO )beginif(SO) QOUT=B;else QOUT=0;endendmodule(2)创建元件图形符号元件图形符号：U18armcoXUAN2(3)功能仿真对创建

14、的选择器元件(XUAN)进行功能仿真，验证其功能的正确性，可用Xilinx Foundation 编译器的Simulator模块实现。功能仿真图如下：EU8.B7,(hex)#iCs0：OE1EUS.SO U8.QOUT7 (he:CsL rTTTTTTm. 000 foi loo KO! loo Io! Joo 0E (00表2.3.3选择器功能表描述B7:0SOQOUT7:00E10E0E000从以上表中数据可以看出，当选择信号为 1时，该器件输出Q0UT7 0为输入值B7 : 0，当选择信号为0时，该器件输出00, 由功能表知，该器件成功创建。234控制模块的设计与实现设计为6位原码一位

15、乘，计数器为模9计数器，上升沿计数，有 清零功能，其设计过程如下。(1)创建Verilog 源文件module JISHU (CLK, CLR, QOUT, CO);in put CLK ;in put CLR ;output 3:0 QOUT ;reg 3:0 QOUT ;output CO ;reg CO ;always (posedge CLK or posedge CLR)beginif(CLR)beginQOUT=0;CO=1;endelse if(QOUT=9)beginQOUT=0;CO=1;endelsebeginQOUT=QOUT+1;COC “CLR仿真调试仿真调试主要验证

16、设计电路逻辑功能、时序的正确性，本次设计 为原码一位乘法，设计完成主要采用功能仿真方法对设计的电路进行 仿真从而验证其电路功能的正确性。(1)建立仿真波形文件及仿真信号选择功能仿真时，首先建立仿真波形文件，选择仿真信号 CLK CLRLOAD数据输入X7 : 0 , Y7 : 0，符号位输入XA YA结果输出 OUT16 0，对以上选定的输入信号设置参数，验证输出信号的正确 性，选定仿真信号和设置的参数如表所示。表仿真信号选择和参数设置输入信号输出信号CLKCLRLOADX7 :0Y7 :0XAYAOUT16 :0上升沿110000上升沿0100上升沿000上升沿000上升沿001上升沿000

17、上升沿000上升沿000000110(2)功能仿真结果与分析功能仿真波形结果如图所示，仿真数据结果如表所示。对表与表的内容进行对比，可以看出功能仿真结果是正确的，进而说明电路设图功能仿真波形结果表仿真数据结果输入信号输出信号CLKCLRLOADX7 :0Y7 :0XAYAOUT16 :0上升沿1100000上升沿010000上升沿000030上升沿0000上升沿0010上升沿0001上升沿0001上升沿0000第3章编程下载与硬件测试编程下载功能仿真通过以后，经过编译，若成功，则编程下载功能，将得 到的*bit文件，然后下载到XCV200实验板的XCV200可编程逻辑芯 片中。由于此次设计编译

18、有点问题，不能通过，最终没能成功下载， 试验没能完美的完成，有点遗憾，分析其原因，可能是由于Verilog语 言设计不太成熟，编译虽然没有什么问题，可下载时要求比较严格， 没能通过。3.2硬件测试及结果分析XCV200实验板信号对应关系XCV20芯片引脚信号XCV20实验板X7 : 0K0Y7 : 0K1XAK2（ 0）YAK2（ 1）LOADK2（ 2）CLRRK2（ 3）CLKK2（ 4）OUT7: 0D0利用表中的参数作为输入数据，逐个测试输出结果，即用XCV20C实验板的开关输入数据，观察输出 0UT16: 0参考文献1曹昕燕.EDA技术实验与课程设计M 北京：清华大学出版社，2006

19、2范延滨微型计算机系统原理、接口与EDA设计技术M.北京：北 京邮电大学出版社， 20063王爱英.计算机组成与结构（第4版）M.北京：清华大学出版社，20064李勇.计算机原理与设计 （修订本）.长沙：国防科技大学出版社，19895王尔乾.数字逻辑与数字集成电路. 北京：清华大学出版社， 19966白中英.计算机组成原理.北京：科学出版社， 19947杨天行.计算机技术.北京：国防工业出版社， 1999附录（电路原理图）ILJ -gllnsECJ 日JiIgs3LN 旦r-PM BuJnLJ OEZA mi ivoriTDSER .匕口 耳日 hhwEMO-db 07aBfi图（一）课程设计

20、总结：主要从以下几方面总结：1.在这次组成原理设计实验中，遇到了很多问题，刚开始的设计思想有点麻烦，用了三个8位的寄存器，两个8位的移位 寄存器，总体有三个不同的脉冲控制端，两个不同的 LOA打入端，一个总清零端CLR有X，Y,两个8位的数据输入， 一个17位的结果输出，但封装下载有相当大的困难，因为下 载时只可以有一个脉冲控制端口，在老师的提点下，改进了原有的电路图，去掉一个8位的移位寄存器，省掉了原有的 很多不必要的麻烦。另外又加入了计数器控制原有电路，解 决了很多原有的问题。2.这次题目为原码一位乘法器的设计，通过运用库中原有器件 或运用Verilog语言编程实现所需模块的设计，最终实现原 码一位乘，输入X, Y,及其符号XA YA即可求得并输出结 果。3.通过这次实验设计，了解了许多计算机组成原理知识，并学 会了简单运用Verilog语言编程实现所需各个器件，知道了 自己在设计方面的不足和所需要学习的知识，在这次设计中 指导老师给予了我很大的帮助，在以后的学习和实验中会更 加努力的学习，弥补自己的不足。指导教师评语:指导教师（签字）： 年月日课程设计成绩