基于Verilog 的任意模长可加减计数器设计.docx

1、基于Verilog 的任意模长可加减计数器设计基于Verilog 的任意模长可加减计数器设计一、 设计要求计数器是一种在时钟的触发下，完成计数功能的时序逻辑电路，输出结果由输入时钟和计数器上一状态的计数共同决定。本设计要求实现的计数器，具有以下功能：（1） 要求实现计数器工作状态的控制；（2） 要求实现计数器的异步清零功能；（3） 要求实现计数器递增和递减的功能；（4） 要求实现计数器的计数范围（模长）任意改变；二、 设计思路计数器工作状态的控制，可以设计一个使能端，在外部时钟的触发下，只有当使能端信号有效（高电平），才启动计数器的计数功能（递增或递减），否则计数器输出结果不变。计数器的异步清

2、零功能，可以设计一个外部输入的清零端，在外部输入信号有效（低电平）的情况下，直接清零计数器，不用等待下一个外部时钟的触发，即计数器的清零是异步的。计数器计数方向的控制，设计一个加减可控的信号端口，在时钟的触发、异步清零无效以及计数器使能端有效的情况下，该输入端为高电平则计数器完成递增功能，低电平则完成递减功能。实现计数器的任意模长，即进入下一个计数周期，其计数的最大值可以发生变化。设计一个4位（最大模长为16）的输入端口，可以在当前计数周期结束，即计数器产生一个溢出信号的同时，判断该端口输入的信号是否发生变化，通过相邻两个计数周期的端口数据作异或运算，结果为高电平则代表模长发生变化，即进入的下

3、一个计数周期，其计数最大值要发生变化。三、 程序设计本次设计使用的是Quartus 11.0开发环境，该软件没有自带仿真功能（9.0版本以后都没自带），需要使用第三方的Modelsim软件，故本设计的程序包括计数器的Verilog设计以及仿真测试需要的testbench激励文件两部分。计数器的Verilog设计：module Prj(clk,rst_input,en,add_sub, data_input,full,data_output);input clk; / 外部时钟input rst_input; / 外部清零（异步）input en; / 计数使能input add_sub; /

4、计数方向input 3:0 data_input; / 计数器模长输入output reg full; / 计完当前模长output 3:0 data_output; / 计数器输出reg 3:0 current_counter;/ 当前计数值（输出）reg update_length_en; / 改变模长的使能信号/ 当前计数周期与上个计数周期的模长输入reg 3:0 current_clk_data_input,last_clk_data_in put;reg 3:0 counter_length; / 下个计数周期的模长reg 1:0 k;always (posedge clk,nege

5、dge rst_input) begin if(!rst_input) / 异步清零 begin full=0; current_counter=0; end else if(en) / 计数使能 begin if(add_sub) / 加法器 begin if(current_counter0) begin current_counter=current_counter-1; full=0; end else / 减法器计数完 begin current_counter=counter_length-1; full=1; end end end end/驱动当前计数输出assign data

6、_output=current_counter;initial begin k=1; / k=1 表示启动计数器的第一个计数周期 endalways (posedge full) / 加法器/减法器完成当前周期计数 / 计完当前周期（即full有效）才更新 begin last_clk_data_input=data_input; / 上个周期的模长current_clk_data_input=data_input;/当前周期的模长 update_length_en=2) / 下个周期计数器模长不变（保持上次更改的） counter_length=last_clk_data_input; if

7、(k=1) / 整个计数器系统，最初的模长（一次没更改过） counter_length=data_input; end endendmodule测试激励文件testbench：timescale 1 ps/ 1 psmodule Prj_vlg_tst();reg add_sub;reg clk;reg 3:0 data_input;reg en;reg rst_input; wire 3:0 data_output;wire full; Prj i1 ( .add_sub(add_sub), .clk(clk), .data_input(data_input), .data_output(

8、data_output), .en(en), .full(full), .rst_input(rst_input);parameter clk_period=10; / 时钟周期initial / 初始化使能端、清零端和时钟信号 begin en=1;rst_input=1;clk=1;#(46*clk_period) en=0;#(3*clk_period) en=1;#(4*clk_period) rst_input=0;#(2*clk_period) rst_input=1;endalways #(clk_period/2) clk=clk; initialbegin/ 计数器模长分别为

9、6 4 5 3/ 左边为上一模长持续的时钟个数data_input=4b0110; #(22*clk_period) data_input=4b0100;#(12*clk_period) data_input=4b0101;#(12*clk_period) data_input=4b0011;#(5*clk_period);endinitialbegin/ 计数器计数方向的改变/ 左边为递增递减持续的时钟个数add_sub=1;#(9*clk_period) add_sub=0;#(10*clk_period) add_sub=1;#(13*clk_period) add_sub=0;#(4*

10、clk_period) add_sub=1;end endmodule四、 仿真结果如图1所示，最开始计数器输入的模长data_input为6，在计数方向控制端add_sub为高电平的情况下，可以从0计数到5，在add_sub为低电平的情况下，可以实现计数器的递减；当计数器模长data_input变为4的时候，先计完当前周期的模长（0到5），才开始模长为4的计数（0到3）。 如图2所示，当计数器模长变为5时，第二个计数周期计数到2，使能端en无效计数器输出保持不变；当计数器模长变为3时，计数器计数到1，清零信号rst_input有效，计数器输出为0综上，本次设计实现了计数器的随时启动、异步清零、加减可控以及任意计数模长的功能。图1图2