基于FPGA的出租车计价器设计.docx

1、基于FPGA的出租车计价器设计信号与信息处理综合应用设计报告题目：基于FPGA的出租车计费器设计二级学院电子信息与其自动化学院专业电子信息工程班级电子2班学生许震学号指导教师 包明 王培容施邦利 时间 2014.10.21-2014.11.7基于FPGA的出租车计价器设计摘要介绍了出租车计费器系统的组成与工作原理，简述了在EDA平台上用FPGA器件构成该数字系统的设计思想和实现过程。论述了计程模块，计费模块，计时模块，动态译码模块等的设计方法与技巧。 1引言:随着EDA技术的高速发展，电子系统的设计技术发生了深刻的变化，大规模可编程逻辑器件CPLDFPGA的出现，给设计人员带来了诸多方便。利用

2、它进行产品开发，不仅成本低、周期短、可靠性高，而且具有完全的知识产权。本文介绍了一个以fpga芯片为控制核心、附加一定外围电路组成的出租车计费器系统。随着社会的不断进步，人们生活水平的不断提高，出租车逐渐成为人们日常生活不可缺少的交通工具。而计价器作为出租车的一个重要组成部分，关系着出租车司机和乘客双方利益，起着重要的作用，因而出租车计价器的发展非常迅猛。2系统规：2.1，出租车计价器的要求：出租车起步价为8元，行驶过程于两公里后每公里1元，中途停止等待时间累计大于三分钟后按每3分钟1元计价。计价系统里程显示围为：099公里，分辨率1公里。计价费用显示围为：0999元，分辨率1元。等待计时器显

3、示围为：060分钟，分辨率1分钟。2.2计价系统原理：出租车载客后，启动计费器，整个系统开始运行，里程计数器和时间计数器从0开始计数，费用计数器从8开始计算。再根据行驶里程或停止等待的时间按以上的标准计费。若在行驶状态，则计程器开始加计数，超过两公里后每公里1元。若出租车停止等待状态，则计时器开始加计数，当时间超过三分钟后，计费器以每3分钟1元累加。出租车到达目的地停止后，停止计费器，显示总费用。根据出租车计费器的工作过程，本系统采用分层次、分模块的方式设计，其本系统组成框图如下所示。其中行驶路程计数模块、等待时间计数模块和计费模块，用来统计路程、等待时间和总费用，控制模块是用来控制计费模块，

4、数码管显示模块用来显示行驶的公里数、等待累计时间和总费用等信息。总设计图：3 .各模块设计：3.1分频模块：3.1.1,计数器的分频模块：3.1 .2 计数器的分频模块具体框图： 引脚分配： 信号名称功能描述方向宽度Clk输入50MHz的时钟信号input1Clk_1输出经过分频以后的1Hz的时钟信号output1reset复位信号 input1电路设计：此模块的功能是对总的时钟进行分频，分出的频率是让计数器用的，因为总的时钟是50M的。设计该模块的时候用了一个30位的计数器，当计数器计到25_000000的时候产生时钟。3.1 .3，计数器的分频模块VerilogHDL源代码：module

5、fenpin(clk,reset,clk_1); input clk,reset; output clk_1; reg clk_1; reg 29:0 count; always(posedge clk,negedge reset) begin if(!reset) begin count=0; clk_1=1b0; end else if(count=25000000) begin count=0; clk_1=!clk_1; end else count=count+1d1; endendmodule仿真的结果：3.2，计程模块：3.2.1，计程模块的框图：引脚分配 信号名称功能描述方向宽

6、度start出租车开启信号input1Clk_1分频后计时时钟，频率为1HzInput1reset清零信号Input1 lch计程模块计算出的里程数Output8此模块的功能是计算出租车行驶的路程。在出租车启动并行驶的过程中(即复位/启动信号reset为0，行驶/停止信号start为1)，当时钟clk是上升沿的时候，系统即对里程计数器进行加计数。 计程模块的VerilogHDL源代码：module licheng(reset,start,clk_1,lch); input reset,start,clk_1; output lch; reg 7:0 lch; reg 5:0 count; al

7、ways(negedge reset,posedge clk_1) begin if(!reset) begin lch=8b00000000; count=6b000000; end else begin if(start) begin if(count=6b000001) begin lch=lch+8b00000001; count=count+6b000001; if(lch3:04b1001) begin lch7:4=lch7:4+4b0001; lch3:0=4b0000; end end else if(count=6b000010) count=6b000000; else

8、count=count+6b000001; end end endendmodule计程模块的仿真结果：3.3计时模块：3.3.1，计时模块的框图：管脚分配信号名称功能描述输入输出位宽Clk_1分频后计时时钟，频率为1Hzinput1reset清零信号input1start出租车开启信号input1jishi计时模块计算的时间数据output8Jishi_1计时收费输出数据output83.3.2，计时模块的VerilogHDL源代码：module js(reset,start,clk_1,jishi,jishi_1); input reset,start,clk_1; output jish

9、i,jishi_1; reg 5:0 count1,count2; reg 7:0 jishi,jishi_1; always(negedge reset,posedge clk_1) begin if(!reset) begin count2=6b000000; count1=6b000000; jishi=8b00000000; jishi_1=8b00000000; end else begin if(!start) begin if(count1=6b000001) begin jishi=jishi+8b00000001; count2=count2+6b000001; count1

10、=count1+6b000001; if(count2=6b000011) begin jishi_1=jishi_1+1b1; count2=6b000000; end if(jishi3:04b1001) begin jishi7:4=jishi7:4+4b0001; jishi3:0=4b0000; end end else if(count1=6b000010) count1=6b000000; else count1=count1+6b000001; end end endendmodule3.3.3计时模块的仿真结果：。3.5，计费模块:3.5.1计费模块的框图：费用计数器模块用于

11、出租车启动后，根据行驶路程和等待时间计算费用。当出租车停车时，时钟select_clk用于将费用计数器复位为起步价8元；当车处于行驶状态且满3公里时，此后路程每满1公里，费用计数器加1元；当出租车处于停止等待状态且时钟满3分钟时，时间每满3分钟，费用计数器加1元。信号名称功能描述输入输出位宽lch计程模块计算出的里程数Input8Jishi_1计时收费输出数据Input8fee计价器计算出的总价Output143.5.2，计费模块的VerilogHDL源代码如下所示：module jf(lch,jishi_1,fee); input lch,jishi_1; output fee; reg 1

12、3:0 fee; wire 7:0 lch; wire 7:0 jishi_1; always(lch,jishi_1) begin if(lch7:08b00000010) begin if(jishi_17:05b01001) begin fee4:0=fee4:0-5b01010; fee9:5=fee9:5+5b00001; end end else begin fee4:0=1b0,jishi_13:0+1b0,lch3:0-5b00001+5b01000-5b00010; fee9:5=1b0,jishi_17:4+1b0,lch7:4; fee13:10=4b0000; if(f

13、ee4:05b10011) begin fee4:0=fee4:0-5b10100; fee9:5=fee9:5+5b00010; end else if(fee4:05b01001) begin fee4:0=fee4:0-5b01010; fee9:5=fee9:5+5b00001; end if(fee9:55b10011) begin fee9:5=fee9:5-5b10100; fee13:10=fee13:10+4b0010; end else if(fee9:55b01001) begin fee9:5=fee9:5-5b01010; fee13:10=fee13:10+4b00

14、01; end end end else begin if(jishi_17:05b10011) begin fee4:0=fee4:0-5b10100; fee9:5=fee9:5+5b00010; end else if(fee4:05b01001) begin fee4:0=fee4:0-5b01010; fee9:5=fee9:5+5b00001; end if(fee9:55b10011) begin fee9:5=fee9:5-5b10100; fee13:10=fee13:10+4b0010; end else if(fee9:55b01001) begin fee9:5=fee

15、9:5-5b01010; fee13:10=fee13:10+4b0001; end end end endendmodule3.5.3，计费模块的仿真结果：3.6，数码管显示模块：3.6.1，数码管显示模块的框图：3.6.2，数码管显示的VerilogHDL源代码：module display (clk_1,lch,reset,jishi,fee,hex0,hex1,hex2,hex4,hex5,hex6,hex7); input clk_1,lch,jishi,fee,reset; output hex0,hex1,hex2, hex4, hex5, hex6, hex7; wire re

16、set; wire 7:0 lch; wire 7:0 jishi; wire 13:0 fee; reg 6:0 hex0,hex1,hex2,hex4,hex5,hex6,hex7; always(posedge clk_1,negedge reset) begin if(!reset) begin hex66:0=7b1000000; hex76:0=7b1000000; hex46:0=7b1000000; hex56:0=7b1000000; hex06:0=7b1000000; hex16:0=7b1000000; hex26:0=7b1000000; end case(lch3:

17、0) 4b0000:hex66:0=7b1000000; 4b0001:hex66:0=7b1111001; 4b0010:hex66:0=7b0100100; 4b0011:hex66:0=7b0110000; 4b0100:hex66:0=7b0011001; 4b0101:hex66:0=7b0010010; 4b0110:hex66:0=7b0000010; 4b0111:hex66:0=7b1111000; 4b1000:hex66:0=7b0000000; 4b1001:hex66:0=7b0010000; default:hex66:0=7b1000000; endcase ca

18、se(lch7:4) 4b0000:hex76:0=7b1000000; 4b0001:hex76:0=7b1111001; 4b0010:hex76:0=7b0100100; 4b0011:hex76:0=7b0110000; 4b0100:hex76:0=7b0011001; 4b0101:hex76:0=7b0010010; 4b0110:hex76:0=7b0000010; 4b0111:hex76:0=7b1111000; 4b1000:hex76:0=7b0000000; 4b1001:hex76:0=7b0010000; default:hex76:0=7b1000000; en

19、dcase case(jishi3:0) 4b0000:hex46:0=7b1000000; 4b0001:hex46:0=7b1111001; 4b0010:hex46:0=7b0100100; 4b0011:hex46:0=7b0110000; 4b0100:hex46:0=7b0011001; 4b0101:hex46:0=7b0010010; 4b0110:hex46:0=7b0000010; 4b0111:hex46:0=7b1111000; 4b1000:hex46:0=7b0000000; 4b1001:hex46:0=7b0010000; default:hex46:0=7b1

20、000000; endcase case(jishi7:4) 4b0000:hex56:0=7b1000000; 4b0001:hex56:0=7b1111001; 4b0010:hex56:0=7b0100100; 4b0011:hex56:0=7b0110000; 4b0100:hex56:0=7b0011001; 4b0101:hex56:0=7b0010010; 4b0110:hex56:0=7b0000010; 4b0111:hex56:0=7b1111000; 4b1000:hex56:0=7b0000000; 4b1001:hex56:0=7b0010000; default:h

21、ex56:0=7b1000000; endcase case(fee3:0) 4b0000:hex06:0=7b1000000; 4b0001:hex06:0=7b1111001; 4b0010:hex06:0=7b0100100; 4b0011:hex06:0=7b0110000; 4b0100:hex06:0=7b0011001; 4b0101:hex06:0=7b0010010; 4b0110:hex06:0=7b0000010; 4b0111:hex06:0=7b1111000; 4b1000:hex06:0=7b0000000; 4b1001:hex06:0=7b0010000; d

22、efault:hex06:0=7b1000000; endcase case(fee8:5) 4b0000:hex16:0=7b1000000; 4b0001:hex16:0=7b1111001; 4b0010:hex16:0=7b0100100; 4b0011:hex16:0=7b0110000; 4b0100:hex16:0=7b0011001; 4b0101:hex16:0=7b0010010; 4b0110:hex16:0=7b0000010; 4b0111:hex16:0=7b1111000; 4b1000:hex16:0=7b0000000; 4b1001:hex16:0=7b00

23、10000; default:hex16:0=7b1000000; endcase case(fee13:10) 4b0000:hex26:0=7b1000000; 4b0001:hex26:0=7b1111001; 4b0010:hex26:0=7b0100100; 4b0011:hex26:0=7b0110000; 4b0100:hex26:0=7b0011001; 4b0101:hex26:0=7b0010010; 4b0110:hex26:0=7b0000010; 4b0111:hex26:0=7b1111000; 4b1000:hex26:0=7b0000000; 4b1001:he

24、x26:0=7b0010000; default:hex26:0=7b1000000; endcase endendmodule3.7，顶层模块：各模块设计仿真实现后，可分别创建成元件符号。顶层就是将各分模块用Verilog HDL语言或者是图形方法连接起来，便可实现系统电路。3.7.1，顶层模块的VerilogHDL源代码：module PIS_QQ_LX(reset,start,clk,hex0,hex1,hex2,hex4,hex5,hex6,hex7,clk_1); input reset,start,clk; output hex0,hex1,hex2,hex4,hex5,hex6,

25、hex7,clk_1; wire reset,start,clk; wire 6:0 hex0,hex1,hex2,hex4,hex5,hex6,hex7; wire clk_1; wire 7:0 lch,jishi,jishi_1; wire 13:0 fee; fenpin QQ1 (.clk(clk), .reset(reset),.clk_1(clk_1) ; licheng QQ2 (.clk_1(clk_1), .reset(reset), .start(start), .lch(lch); js QQ5 (.clk_1(clk_1), .reset(reset), .start

26、(start), .jishi(jishi),.jishi_1(jishi_1); jf QQ3 (.lch(lch), .jishi_1(jishi_1),.fee(fee); display QQ4 (.reset(reset),.jishi(jishi), .clk_1(clk_1),.lch(lch), .fee(fee),.hex0(hex0), .hex1(hex1), .hex2(hex2),.hex4(hex4),.hex5(hex5), .hex6(hex6),.hex7(hex7);endmodule4.验证方案：4.1，验证的流程图： 不满足 不合格 合格 满足 4.2，验证的VerilogHDL源代码：timescale 1ns/100ps/时间的单位与时间的精度module test; reg clk,reset,start; wire 6:0 hex0,hex1,hex2,hex4,hex5,hex6,hex7; PIS_QQ_LX main(.reset(reset),.start(start),.clk(clk),.hex0(hex0), .hex1(hex1),.hex2(hex2),.hex4(hex4),.hex5(hex5),.hex6(hex6),.hex7(hex7); initial begin reset=0; clk=0