VHDL数字系统设计实验报告.docx

1、VHDL数字系统设计实验报告(此文档为word格式，下载后您可任意编辑修改！)大学计算机与信息学院信息工程类实验报告课程名称：VHDL数字系统设计姓 名：系：电子信息工程系专 业：电子信息工程 年 级：2010级学 号：指导教师：职 称：讲师2013年 11 月 13 日实验项目列表序号实验项目名称成绩指导教师1实验一 数控分频器的设计2实验二 嵌入式锁相环PLL应用3实验三 正弦信号发生器4实验四 频率计567891011121314151617181920*计算机与信息学院信息工程类实验报告系： 电子信息工程系 专业： 电子信息工程 年级： 2010级 姓名： * 学号： * 实验课程：

2、实验室号：_ 田C405 实验设备号： 实验时间： 11.12 指导教师签字： 成绩： 实验一 数控分频器的设计1实验目的和要求学习数控分频器的设计、分析和测试方法。2实验原理信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可，详细设计程序如例1所示。数控分频器的仿真波形如图1所示：输入不同的CLK频率和预置值D，给出如图1的时序波形。图1 当给出不同输入值D时，FOUT输出不同频率(CLK周期=50ns)3主要仪器设备（实验用的软硬件环境）实验的硬件环境是：微机一台GW48 EDA实验开发系统一套电源线一根十芯JTAG口

3、线一根USB下载线一根USB下载器一个示波器实验的软件环境是：Quartus II 9.0软件4操作方法与实验步骤（1）创建工程，并命名位test。（2）打开QuartusII,建立VHDL文件，并输入设计程序。保存为DVF.（3）选择目标器件。Acex1kEP1K100QC208-3。（4）启动编译。（5）建立仿真波形图。（6）仿真测试和波形分析。（7）引脚锁定编译。（8）编程下载。（9）硬件测试5实验内容及实验数据记录在实验系统上硬件验证例5-20的功能。可选实验电路模式1（第一章图4）；键2/键1负责输入8位预置数D(PIO7-PIO0)；CLK由clock0输入，频率选65536Hz或

4、更高(确保分频后落在音频范围)；输出FOUT接扬声器(SPKER)。编译下载后进行硬件测试：改变键2/键1的输入值，可听到不同音调的声音。6实验数据处理与分析 1.实验代码【例1】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DVF IS PORT ( CLK : IN STD_LOGIC; D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); FOUT : OUT STD_LOGIC );END;ARCHITECTURE one OF DVF IS SIGNA

5、L FULL : STD_LOGIC;BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLKEVENT AND CLK = 1 THEN CNT8 := D; -当CNT8计数计满时，输入数据D被同步预置给计数器CNT8 FULL = 1; -同时使溢出标志信号FULL输出为高电平 ELSE CNT8 := CNT8 + 1; -否则继续作加1计数 FULL = 0; -且输出溢出标志信号FULL为低电平 END IF; END IF; END PROCESS P_REG ; P_

6、DIV: PROCESS(FULL) VARIABLE CNT2 : STD_LOGIC; BEGIN IF FULLEVENT AND FULL = 1 THEN CNT2 := NOT CNT2; -如果溢出标志信号FULL为高电平，D触发器输出取反 IF CNT2 = 1 THEN FOUT = 1; ELSE FOUT CLK0,c0=FOUT0);END behav;2.实验测试设计同时输出3个不同频率的PLL模块。波形如图17.4仿真波形图：图17.4 选择输出频率为75MHz7质疑、建议、问题讨论本次实验同样是用Cylone器件，实验过程也大抵相同，不过只是创建文件后仿真PLL模

7、块，无需下载，过程相对更为简单，主要是在实验过程中对锁相环模块软件的运用，实验过程中，我们小组出现小错误，通过老师的帮助演示，我发现自己并没有设置为顶层文件，修改后就实验成功了。*计算机与信息学院信息工程类实验报告系： 电子信息工程系 专业： 电子信息工程 年级： 2010级 姓名： * 学号： * 实验课程： 实验室号：_ 田C405 实验设备号： 实验时间： 11.12 指导教师签字： 成绩： 实验三 正弦信号发生器1实验目的和要求进一步熟悉QuartusII及其LPM_ROM与FPGA硬件资源的使用方法。2实验原理正弦信号发生器由三部分组成：数据计数器或地址发生器、数据ROM和D/A。顶

8、层文件SINGT.VHD在FPGA中实现，包含两部分：ROM的地址发生器由5位计数器担任，正弦数据存储器ROM由LPM_ROM构成。该结构可以达到最优设计，LPM_ROM底层是FPGA中的EAB或ESB等。对每周期的正弦波形采样64个点，地址发生器的时钟CLK的输入频率f0与D/A输出的频率f间的关系是f=f0/64。3主要仪器设备（实验用的软硬件环境）实验的硬件环境是：微机一台GW48 EDA实验开发系统一套电源线一根十芯JTAG口线一根USB下载线一根USB下载器一个示波器实验的软件环境是：Quartus II 9.0软件4操作方法与实验步骤1 创建工程和编辑设计文件 2 创建工程 3 编

9、译前设置在对工程进行编译处理前，必须作好必要的设置。具体步骤如下：1、选择目标芯片；2、选择目标器件编程配置方式； 3、选择输出配置；4 、编译及了解编译结果5、正弦信号数据ROM定制（包括设计ROM初始化数据文件）6 、 仿真 7 、 引脚锁定、下载和硬件测试 8 、 使用嵌入式逻辑分析仪进行实时测试9 、对配置器件编程 10 、了解此工程的RTL电路图5实验内容及实验数据记录根据例1，在Quartus II上完成正弦信号发生器设计，包括仿真和资源利用情况了解（假设利用Cyclone器件）。最后在实验系统上实测。信号输出的D/A使用实验系统上的DAC0832，注意其转换速率是1s，其引脚功能

10、简述如下：ILE：数据锁存允许信号，高电平有效，系统板上已直接连在5V上；WR1、WR2：写信号1、2，低电平有效；XFER：数据传送控制信号，低电平有效；VREF：基准电压，可正可负，10V10V；RFB：反馈电阻端；IOUT1/IOUT2：电流输出端。D/A转换量是以电流形式输出的，所以必须将电流信号变为电压信号；AGND/DGND：模拟地与数字地。在高速情况下，此二地的连接线必须尽可能短，且系统的单点接地点须接在此连线的某一点上。建议选择GW48系统的电路模式No.5，由第一章对应的电路图可见，DAC0832的8位数据口D7.0分别与FPGA的PIO31、30.、24相连，如果目标器件是

11、EP1CQ240，则对应的引脚是：21，41，128，132，133，134，135，136；时钟CLK接系统的clock0，对应的引脚是28，选择的时钟频率不能太高（转换速率1s，）。还应该注意，DAC0832电路须接有+/12V电压：GW48系统的+/-12V电源开关在系统左侧上方。然后下载SINGT.sof到FPGA中；波形输出在系统左下角，将示波器的地与GW48系统的地（GND）相接，信号端与“AOUT”信号输出端相接。如果希望对输出信号进行滤波，将GW48系统左下角的拨码开关的“8”向下拨，则波形滤波输出，向上拨则未滤波输出，这可从输出的波形看出。基本步骤如下 ：一、顶层文件设计1

12、创建工程和编辑设计文件 正弦信号发生器的结构由3部分组成（1）：数据计数器或地址发生器、数据ROM和D/A。性能良好的正弦信号发生器的设计要求此3部分具有高速性能，且数据ROM在高速条件下，占用最少的逻辑资源，设计流程最便捷，波形数据获最方便。图1所示是此信号发生器结构图，顶层文件SINGT.VHD在FPGA中实现，包含2个部分：ROM的地址信号发生器由5位计数器担任，和正弦数据ROM，拒此，ROM由LPM_ROM模块构成能达到最优设计，LPM_ROM底层是FPGA中的EAB或ESB等。地址发生器的时钟CLK的输入频率f0与每周期的波形数据点数（在此选择64点），以及D/A输出的频率f的关系是

13、：f = f0 /64图1 正弦信号发生器结构图2 创建工程 3 编译前设置6实验数据处理与分析 1.实验代码【例1】 正弦信号发生器顶层设计LIBRARY IEEE; -正弦信号发生器源文件USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SINGT IS PORT ( CLK : IN STD_LOGIC; -信号源时钟 DOUT : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );-8位波形数据输出END;ARCHITECTURE DACC OF SINGT ISCOMPONENT

14、 data_rom -调用波形数据存储器LPM_ROM文件：data_rom.vhd声明 PORT(address : IN STD_LOGIC_VECTOR (5 DOWNTO 0);-6位地址信号 inclock : IN STD_LOGIC ;-地址锁存时钟 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );END COMPONENT; SIGNAL Q1 : STD_LOGIC_VECTOR (5 DOWNTO 0); -设定内部节点作为地址计数器 BEGINPROCESS(CLK ) -LPM_ROM地址发生器进程 BEGINIF CLKEVENT AN

15、D CLK = 1 THEN Q1Q1, q = DOUT,inclock=CLK);-例化END; 2.实验仿真 2.1输入代码 2.2编译测试 2.3引脚锁定 2.4仿真波形 2.5RTL电路图 2.6硬件测试7质疑、建议、问题讨论本次实验是较有难度的一个，在掌握了前2个实验的基本操作如创建工程、编译、仿真、引脚锁定、下载测试之后，额外需要使用示波器。通过实验我掌握了LPM_ROM与FPGA硬件资源的使用方法，也对Quartus2的使用方法更加熟悉。*计算机与信息学院信息工程类实验报告系： 电子信息工程系 专业： 电子信息工程 年级： 2010级 姓名： * 学号： * 实验课程： 实验室

16、号：_ 田C405 实验设备号： 实验时间： 11.12 指导教师签字： 成绩： 实验四 频率计1实验目的和要求设计8位16进制频率计，学习较复杂的数字系统设计方法。2实验原理根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的输入信号脉冲计数允许的信号；1秒计数结束后，计数值被锁入锁存器，计数器清0，为下一测频计数周期作好准备。测频控制信号可以由一个独立的发生器来产生。3主要仪器设备（实验用的软硬件环境）实验的硬件环境是：微机一台GW48 EDA实验开发系统一套电源线一根十芯JTAG口线一根USB下载线一根USB下载器一个示波器实验的软件环境是：Quartus II 9.

17、0软件4操作方法与实验步骤根据测频原理，测频控制时序可以如图1所示。设计要求是：FTCTRL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计中的32位二进制计数器COUNTER32B（图2）的ENABL使能端进行同步控制。当CNT_EN高电平时允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进锁存器REG32B中，并由外部的16进制7段译码器译出，显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的清0信号而不断闪烁。锁存信号后，必须有一清0信号RST_CNT对计数器进行清零，为下1秒

18、的计数操作作准备。图1 频率计测频控制器FTCTRL测控时序图图2 频率计电路框图5实验内容及实验数据记录分别仿真测试模块例1、例2和例3，再结合例4完成频率计的完整设计和硬件实现，并给出其测频时序波形及其分析。建议选实验电路模式5；8个数码管以16进制形式显示频输出；待测频率输入FIN由clock0输入，频率可选4Hz、256HZ、3Hz.50MHz等；1HZ测频控制信号CLK1HZ可由clock2输入(用跳线选1Hz)。注意，这时8个数码管的测频显示值是16进制的。（实验中可以将50MHz频率用线引向Clock2，但要拔除其上的短路帽）6实验数据处理与分析 1.实验代码【例1】LIBRAR

19、Y IEEE; -测频控制电路USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FTCTRL IS PORT (CLKK : IN STD_LOGIC; - 1Hz CNT_EN : OUT STD_LOGIC; - 计数器时钟使能 RST_CNT : OUT STD_LOGIC; - 计数器清零 Load : OUT STD_LOGIC ); - 输出锁存信号 END FTCTRL;ARCHITECTURE behav OF FTCTRL IS SIGNAL Div2CLK : STD_LOGIC;BEGIN

20、 PROCESS( CLKK ) BEGIN IF CLKKEVENT AND CLKK = 1 THEN - 1Hz时钟2分频 Div2CLK = NOT Div2CLK; END IF; END PROCESS; PROCESS (CLKK, Div2CLK) BEGIN IF CLKK=0 AND Div2CLK=0 THEN RST_CNT=1;- 产生计数器清零信号 ELSE RST_CNT = 0; END IF; END PROCESS; Load = NOT Div2CLK; CNT_EN = Div2CLK;END behav;【例2】LIBRARY IEEE; -32位锁存

21、器USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B IS PORT ( LK : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) );END REG32B;ARCHITECTURE behav OF REG32B ISBEGIN PROCESS(LK, DIN) BEGIN IF LKEVENT AND LK = 1 THEN DOUT = DIN; END IF; END PROCESS;END behav;【例3】L

22、IBRARY IEEE; -32位计数器USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNTER32B IS PORT (FIN : IN STD_LOGIC; - 时钟信号 CLR : IN STD_LOGIC; - 清零信号 ENABL : IN STD_LOGIC; - 计数使能信号 DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0); - 计数结果 END COUNTER32B;ARCHITECTURE behav OF COUNTER32B IS SIGNAL CQI : STD_LOGIC_VECTOR(31 DOWNTO 0);BEGIN PROCESS(FIN, CLR, ENABL) BEGIN IF CLR = 1 THEN CQI 0); - 清零 ELSIF FINEVENT AND FIN = 1 THEN IF ENABL = 1 THEN CQI = CQI + 1; END IF; END IF;