电子钟的设计说明书及电路图.docx

1、电子钟的设计说明书及电路图目 录摘要 1第一章 设计要求及要求 2一、 设计内容及技术要求 2第二章 系统设计 3一、 系统要求 3二、 方案设计 3三、 系统工作原理 3第三章 单元电路设计 5一、单元电路设计及元器件参数选择 53.1 秒信号电路 53.2 秒计数器的设计 73.3 分计数器的设计 103.4 时计数器的设计 123.5 校时电路的设计 133.6 报时电路的设计 143.7 电子钟的整体设计 15第四章 电路的调试、安装与测试 18一、 整体的设计电路 18第五章 总结与体会 19附录 21附录一 电路原理图 21附录二 元器件清单 22摘要数字电子钟实际上是一个对标准频

2、率（1HZ）进行计数的计数电路。它将“ 时”，“分”，“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23时59分59秒，另外应有校时功能和报时等附加功能。因此，一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器，校时电路、报时电路和振荡器组成。主电路系统由秒信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用振荡器加分频器来实现。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，译码显示电路将“时”、“分”、“秒”计数器的输出状态送到七段显示译码器译

3、码，通过七位LED七段显示器显示出来。关键词： 电子钟 调试 制作第1章 设计要求及要求1、设计内容及技术要求1、设计一个多功能电子钟基本要求1）、数字形式显示时、分、秒，在分和秒之间显示“：”，并按1次/秒的速度闪烁；2）、每日以24小时为一个记时周期；3）、有校正功能，能够在任何时刻对电子钟进行方便的校正；4）、电源：220V/50HZ的工频交流电供电；（注：直流电源部分仅完成设计即可，不需制作，用实验室提供的稳压电源调试，但要求设计的直流电源能够满足电路要求）5）、按照以上技术要求设计电路，绘制电路图，对设计的电路用Multisim或OrCAD/PspiceAD9.2进行仿真，用万用板焊

4、接元器件，制作电路，完成调试、测试，撰写设计报告。2、发挥部分：1）、有定时闹叫功能，能够按照任意预先设置的时间闹叫，驱动小型扬声器工作，并要求在闹叫状态能够手动消除闹叫；2）、整点时刻通过扬声器给出提示。设计报告是电子技术综合训练课程的重要内容，是在设计完成后提交的技术报告，是对完成的设计系统性的总结和说明。通过设计报告的撰写，培养和锻炼学生科技文档写作的能力，培养和提高学生的计算机应用能力。第2章 系统设计1、系统要求按照基本要求设计的数字钟，数字形式显示时、分、秒，在分和秒之间显示“：”，并按1次/秒的速度闪烁；每日以24小时为一个记时周期；并且有校正功能，能够在任何时刻对电子钟进行方便

5、的校正；要求在在电源方面是220V/50HZ的工频交流电供电。2、方案设计使用六个TTL芯片74ls160n、六个74ls00n、两个74ls04n、两个四输入74ls21n、一个晶振和4060be-5v、六个数码显示管和译码器4511bd-5v、电阻若干做成电子钟。3、系统工作原理3.1 系统工作原理要想构成数字钟，首先应选择一个脉冲源能自动地产生稳定的标准时间脉冲信号。而脉冲源产生的脉冲信号地频率较高，因此，需要进行分频，使得高频脉冲信号变成适合于计时的低频脉冲信号，即“秒脉冲信号”（频率为1Hz）。经过分频器输出的秒脉冲信号到计数器中进行计数。由于计时的规律是：60秒=1分，60分=1小

6、时，24小时=1天，就需要分别设计60进制，24进制计数器，并发出驱动信号。各计数器输出信号经译码器、驱动器到数字显示器，是“时”、“分”、“秒”得以数字显示出来。任何记时装置都有误差，因此应考虑校准时间电路。校时电路一般采用自动快速调整和手动调整, “自动快速调整”可利用分频器输出的不同频率的脉冲使显示时间自动迅速调整时间。“手动调整”可利用手动的节拍调准显示时间。3.2数字电子钟组成框图数字钟的组成框图如图2.1所示分别由显示电路，译码电路，计数器，校时电路，和脉冲产生的分频器及振荡器。图3.0 数字钟的一般构成框图第三章 单元电路设计一、单元电路设计及元器件参数选择3.1 秒信号电路它是

7、数字电子钟的核心部分，它的精度和稳定度决定于数字中的质量.通常晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。 1. 晶体振荡器a：晶体振器构成晶体振荡器电路给数字钟提供一个频率稳定准确的32768Hz的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。如图2所示晶体振荡电路框图。图3.1 晶体振荡电路框图b：晶体振荡器电路原理在电路中，非门U1与晶体、电容和电阻构成晶体振荡器电路，U2实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电阻R1为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的

8、反相放大器。电容C1、C2与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个180度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。晶体XTAL1的频率选为32768Hz。其中C1的值取520 pF，C2为30pF。C1作为校正电容可以对温度进行补偿，以提高频率准确度和稳定度。由于电路的输入阻抗极高，因此反馈电阻R1可选为10M。较高的反馈电阻有利于提高振荡频率的稳定性。2. 分频器电路分频器电路将32768Hz的高频方波信号经32768()次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上

9、也就是计数器，为此电路输送一秒脉冲。3. 秒脉冲发生器原理CD4060的10、11脚之间并接石英晶体和反馈电阻与其内部的反相器组成一个石英晶体振荡器。电路产生的32768Hz的信号经过内部十四级分频后由3脚（Q14其分频系数为16384）输出脉冲频率为2Hz，再通过一个二分频器分频就得到了1Hz的时钟信号，也就是1S；CD4027为双JK触发器，其内部含有两个独立的JK触发器，其中16脚6脚（2J）5脚（2K）接电源，4脚（R2）7脚（S2）接地，3脚（CP2）输入2Hz脉冲信号，分频后的1Hz脉冲由1脚（Q2）输出。如图3所示。使用Multisim绘制电路原理图并进行仿真测试。晶振频率选用无

10、源晶振，分频芯片使用4060bd-5v和74ls211n。仿真电路图如下图3.1，仿真结果如下图3.2所示图3.2 晶振秒脉冲信号图3.3 秒脉冲的波形仿真从仿真结果可以看出，晶振电路获取的脉冲信号精准无误，可以稳定输出1Hz秒脉冲，实现要求的功能，可以应用到整个电路系统中。3.2 秒计数器的设计首先对于74ls160n芯片它是一个十进制的技术器（即计数范围为09的数），它可以实现功能有同步预置数和异步清零，同步预置数计数时在时钟的秒设计里计数范围是059这六十个数，二进制表示是0000000001011001这个范围内，而异步清零则是00000000001100000这六十一个数，在正常计数

11、是60这个数在电路中是过度态不会在电路中出现（即电路显示中不会出现01100000这个状态）。Rco这个状态是进位端它是由低位向高位进位端，还有ENT和ENP两个使能端，第一片74ls160n的进位端和第二片的使能端相连形成低位片和高位片之间的进位来完成个位的六十进制计数器，第一片的的使能端接高电平，它是无效的，其他的输入端都是接低电平即接地。在使用异步清零是必须使得同步预置数端接高电平使之无效。因为74ls160n是十进制的计数器所以它计数到9时自动清零继续计数所以第一片无需再清零，而第二片在异步清零时必须是一个六进制的计数器所以当计数器到6时必须清零，再次六这个状态不出现在电路中，所以应该

12、使得输入端的BC端输出接一个与非门与第二片的清零端CLR相连构成六进制计数器。最后就是构成六十进制计数器通过译码电路的译码到八段数码管显示即构成了时钟的秒计数器。秒计数器的设计电路图如图3.3，秒计数器的波形仿真如图3.4图3.4 秒计数器的设计图3.5 秒计数器的仿真3.3 分计数器的设计秒信号经秒计数器、产生分脉冲给分计数器。分别得到显示电路，以便实现用数字显示分、秒的要求。“秒”和“分”计数器应为六十进制。要实现这一要求，可选用的中规模集成计数器较多，这里选用74LS160进行设计。a.六十进制计数器，它由两块中规模集成十进制计数器74LS160，一块组成十进制，另一块组成六进制。组合起

13、来就构成六十进制计数器，如图3.4所示六十进制计数器。计时电路用以实现分、秒的分别计时，其中需要设计进制的转换，置数或者清零操作，芯片级联进位，显示信号输出，报时信号输出，校正电路的接入等。如下图是秒、分计数器电路图和电路仿真结果图3.5分、秒计数器的设计，图3.6分、秒计数器的波形仿真图3.6 分、秒计数器的设计图3.7 分、秒计数器的波形仿真3.4 时计数器的设计时计数器同样和秒、分的计数器所用芯片和具备条件都是一样，只是把同样的两篇74LS160N计数器接成二十四进制的计数器，使得输出为000000000100100这二十四个数即可，在低位片的c端的输出于高位片的b端经过与非门74LS0

14、0N送给两片的清零信号端CLR,低位片的进位RCO端与高位片的使能端ENT和ENR相连构成进位信号。时计数器功能及接线图如下图3.7，时计数器的波形仿真图如下图3.8图3.8 时计数器的设计3.9 时计数器的波形仿真3.5 校时电路的设计数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接信号可直接取自信号发生器产生的信号；输出端则与分或时个位计时输入端相连。当开关打到一端时，正常输入信号可以顺利通过，故校时电路处于正常计时状态；当开关打到一端时，信号产生校时电路处于校时状态.校时电路我只是采用最简单的电路进行设计，在时和分计数器的脉冲信号端上直接串联加上脉冲使之让它快速走，直到我们想要达到的预定时间即可停止施加的脉冲校时电路如下图3.9.