数字电路课程要点.docx

1、数字电路课程要点数字设计 15数字电子技术飞速发展，目前各类教材的体系和内容都难以适应，难免存在不足之处。为了便于学生更好地理解与掌握这一技术的思想要点，根据具体课程的内容组织安排，特编写本文，方便于学生的预习和复习。 本文作为一种简写的讲稿，将课程内容分为3部分9章，并具体划分到32次课。对每次课给出内容提纲、参考教材章节目录，同时附加了较为丰富的课程设计题目，供学生选择。课程总体安排共64学时，32次课第一部分： 数字逻辑的标准设计第1章 数字系统的标准设计 3次第2章 逻辑单元的电路设计 3次第3章 信号编码与运算 3次第二部分：组合优化设计第4章 基于逻辑单元的组合设计 4次第5章 基

2、于功能单元的组合设计 3次第6章 基于集成块的组合设计 4次第三部分：时序控制设计第7章 时序控制设计 3次第8章 同步状态机设计 5次第9章 计数器与移位寄存器 4次第1次课（1-1）开题：（1学时）数字设计的目标 数字系统的硬件设计 芯片上的数字集成电路设计使用商用集成块进行设计数字设计的内容标准设计（标准单元及标准连接方式）；组合设计：选用逻辑单元或运算单元进行最佳组合设计；时序设计：对运算流程进行控制，根据状态检测结果发布指令；课程安排：课程讲解章节安排与教材的对应关系说明文档学习特点与考核方式 自学与听讲结合：资料查找与综述 设计的参与：课堂练习、课程设计、课后作业 课后作业： 参考

3、书选择：到图书馆查找3本最新的数字电路参考书；记下书名、作者、出版单位及时间；对比分析其章节安排；给出你对比的结论：课程的印象课程设计 课程设计的表述方式：小论文在国内教学刊物上查找5篇短小的论文：列出论文题目、作者、刊物、时间等信息；分析这些论文的基本格式，了解科技小论文的基本构成要素；以这些基本要素为基础，将你的分析结果表达为一篇小论文：“论科技小论文的写作” 第一章 数字系统的标准设计 数字系统对数字信号进行处理 数字信号特点 变化离散：存在可分辨的稳定状态数字表达 二进制表达：有限位数有限状态 数字系统的表达 输入状态可以列表罗列； 输入状态变化导致输出状态变化：输入状态决定输出状态；

4、真值表设计步骤 分析输入状态数量，并用二进制串表达； 将输入状态按照二进制串升序排列； 对每个输入状态，指定对应的输出状态，并用二进制串表达。真值表设计典型例子 3位表决器 4位素数检测器 4位最低位加1的加法器教材参考章节： 第1章 第4章：4.1第2次课（1-2）基本逻辑运算的导出：自顶向下（Top-down）分割设计 仅从端口进行分析 设子系统的端口数量可能少于系统整体；对输出端的分割单输出系统：逻辑判断系统逻辑系统的并行设计对逻辑系统输入端的分割：最极端的系统-单输入逻辑分析： 非运算路径合并的需要-2输入逻辑分析： 与、或运算基本逻辑的组合符号表达与非、或非多输入与、多输入或2输入逻

5、辑的数量分析教材参考章节： 第4章：4.1第3次课（1-3）数字系统的标准逻辑运算表达展开定理证明运算完备性 完备证明方法：真值表对应 展开定理表现的对系统的分解设计展开定理的推广 将系统完全表达为基本逻辑运算的组合； 简化表达的引入：变量的乘积项-最小项最小项的特点 与输入状态的对应：每个输入状态中所有变量的乘积项； 正变量与反变量与二进制串的关系； 何为最小：该乘积取1的概率标准和、最小项和 将真值表采用最小项和形式表达； 只有输出为1的对应最小项出现：“1”的列表；运算顺序规则 取非优先，然后是与（乘积），最后是或（加和）；逻辑图表达规范 信号从左向右传输：每个器件输入在左，输出在右，无

6、需箭头表达反相器阵列-变量总线-与门阵列-或门阵列信号名尽量标注于器件输出端 连线分支一律采用三分支方式，避免十字连接标准和设计的典型例子 3位表决器 4位素数检测器教材参考章节： 第4章：4.1第4次课（2-1）第二章 逻辑单元的电路设计 逻辑量的电平对应 高电平 1 低电平 0 理想电平：正电源、接地逻辑运算的简单实现 二极管与、二极管或、三级管反相器 简单逻辑的问题：与理想电平的偏差、静态电流与功耗开关电路的思想 输出通过开关获取理想电平； 输入通过开关控制输出：每个输入至少控制2个开关 互补开关阻断静态电流；MOS开关器件原理 通过栅极电场吸引载流子形成导电沟道； 两种载流子：互补的开

7、关控制特性 如何加强吸引作用：基底电平的作用，对电平的传输能力基本逻辑的实现 单输入器件：反相器 2输入器件：连接的互补性与非、或非： 为什么一定有反相？ 与、或的构成：后接反相器CMOS结构的扩展 要点：每个输入控制1P1N；n输入器件由2n个晶体管构成；NMOS串联表达与，并联表达或；每个器件输出必定含有反相； 3输入基本器件分析 AOI、OAI多输入逻辑分析 问题：整体设计比分解设计使用晶体管更少？开路门设计 将P网络用上拉电阻取代； 不同输出端可以直接连接，实现“线与”运算；教材参考章节： 第3章：3.13.3、3.7、3.10第5次课（2-2）MOS器件的静态模型 存在导通电阻，该电

8、阻与栅极电压有关； 栅极输入变化时，输出状态随之变化：电压转移特性的表达 p101、p176 电平容限的选择 避开放大区：区分高电平、低电平 输入输出电平容限的差异：噪声容限 重要指标的表达方式：电压/电流、输入/输出、高电平/低电平、最大值/最小值 意义：对噪声的抑制，电平状态的理想化驱动能力器件电平容限对输出电流的限制 器件并联可以提高驱动能力驱动能力与集成面积正比； 典型的驱动需求：片内驱动：CMOS负载，uA以下端口驱动：阻性负载，mA以上最大集成设计 只针对所需的驱动需求进行设计； 片内采用最小器件进行设计；1X器件设计 反相器设计 多输入与非门设计：N个器件串联的路径，每个器件面积

9、需扩大为N倍；整体设计：面积与输入为平方关系分割设计：面积与输入为线性关系最大集成设计应该采用分解设计：基本单元为2输入器件。教材参考章节： 第3章：3.43.5第6次课（2-3）MOS器件的动态模型 电容：对电荷的约束能力 栅极电容、漏极与源极电容 同类电容与面积正比CMOS电路的动态特性 输入电容：由连接的栅极电容构成； 输出电容：由输出端连接的电容构成；信号传递的时间延迟 输入端电容的状态变化 输出端电容的状态变化 时间延迟正比于改变状态的电容容量 时间延迟与信号传递的路径有关：多少电容需要改变状态？ 功耗也正比于改变状态的电容容量，同时与电源大小成平方关系；大驱动逻辑单元的设计 反相器

10、：面积的增加； 与非、或非逻辑：采用1x逻辑设计，利用缓冲的最后一级反相器提供大驱动能力；不同规模集成电路设计的要点 端口器件的面积成本和延迟远大于内部同类器件；中小规模：成本与延迟主要与端口有关，内部逻辑无需优化； 超大规模：成本与延迟主要与内部逻辑有关，内部功能单元需要进行优化设计；IC对外驱动及外部接口电路设计 分别考虑高低电平时对端口电平容限和驱动能力的满足； 在此条件限制下，可将IC端口等效为电压源。IC输入端口的处理：施密特器件 模拟输入噪声导致的状态翻转问题； 施密特器件的构成原理课程设计 考虑1x的2输入与非门设计，将开路门设计与标准设计对比，若要求保持高低电平的容限和驱动能力

11、对称，则开路门设计的面积会是标准设计的多少倍？（要求得出开路门中上拉电阻的表达式：与电平容限的关系。但忽略该电阻的面积。） 分析开路门的应用特点及可能的应用范围。课程设计分析采用其他方式形成逻辑电路（例如TTL、ECL等）的原理、结构与特点，讨论其应用范围。课程设计 分析7段译码器各段的最小项和表达的电路实现，分析电路设计的成本以及最长延迟时间。教材参考章节： 第3章：3.6第7次课（3-1） 第三章 数字系统中的信号编码与运算数字系统的输入方式数据采集：通过采样系统和量化编码-数值类信息键盘输入方式：文字符号类信息数值的表达方式 定点数制：采用小数点区分整数部分和小数部分 数值、基数、权重

12、典型进位制的转换方式：二进制转十进制：数值与权重结合相加；十进制转二进制：整数部分 除2取余 小数部分 乘2取整采样系统要点 采样开关、保持电容、电压隔离与跟随量化编码的要点 采样数值范围的归一化：以电源为单位，在01之间表达； 对采样范围进行分区，对应于不同的二进制编码例：1位量化器设计 分区边界的形成、通过比较形成编码：二进制表达 误差、分辨率例：3位ADC的设计 量化尺度、比较器阵列、温度码到二进制码 误差与量化位数的关系：以模拟电源为单位DAC设计要点 二进制数到十进制数的转换 DAC结构：加权电流的构成、选择开关阵列、汇总与比例放大典型DAC 权电流、权电阻、R-2R二进制串的缩写表

13、达：八进制、十六进制、转换规则课程综述 关于不同进制数之间的转换规则与实用方法； 不同类型的ADC：原理、结构、性能特点、应用范围 教材参考章节： 第2章：2.12.3第8次课（3-2）无符号数特点 正小数，量化位数表达精度 最高位与最低位的意义：数据范围的限制无符号数运算 运算数据精度一致，运算过程保持数据精度， 加法：从低位向高位进位，最高位进位为溢出错误； 乘法：不会出现溢出错误，乘积结果需要进行截断；符号数表达与运算 减法可能产生符号数，使用符号数做代数和可以消除减法； 符号的添加：最高位之前添加0表达正号数据不变添加1表达负号数据变化； 符号数比无符号数增加1位：符号位原码表达 只添

14、加符号，数值部分保持无符号数不变； 适合进行乘法运算，不能用于代数和运算；补码表达 先对无符号数添加0以表达正数； 然后再利用代数和规则寻找对应的负数编码：与正数相加为0的数； 先将每位取反：反码表达；然后最低位加1；最后去掉最高位进位；符号添加导致的改变： 原码：改变符号位； 反码：改变每一位； 补码：改变每一位，最低位加1，去掉最高位进位；同一个数不同表达之间的转换 正数：完全保持不变 负数：保持符号位不变，后面部分变化：原码反码：后面每位改变原码补码：后面每位改变，最低位加1，去掉最高位进位； 反码补码：最低位加1或减1，去掉最高位进位或借位；补码加法运算规则 代数和只能采用补码加法运算

15、；运算中忽略最高位进位；溢出的判断和处理 基本条件：相加数据符号位相同可能溢出 判断理由：输出符号与输入符号不同溢出错误 解决方法：添加符号位-数据部分除以2格雷码 二进制数顺序变化存在的问题：各位变化的延迟可能不同，导致中间状态出现； 格雷码的特点：顺序变化（相邻变化）时，只有1位发生改变，没有中间状态； 二进制码到格雷码的转换：位数保持不变，最高位保持不变；将每位二进制码与其左边的位进行比较，得到对应的格雷码：相同为0，不同为1；课程设计 若模拟电压变化具有正负取值，会对ADC中的采样保持和量化编码系统形成什么影响，设计相对应的ADC，使其输出的数据表现为4位符号数；教材参考章节： 第2章

16、：2.42.6、2.8、2.11第9次课(3-3)数字键盘设置及其编码 单键输出设计：独热码 阵列输出设计：双热码BCD编码 采用最少位数实现有效编码； 8421码：自然权重码 2421码：权重自补余3码： 自补用数据进行控制：译码 根据不同的二进制输入产生输出控制信号； 7段译码器：对发光管显示的控制； BCD译码器：输入4位，控制10个对应器件； 二进制译码器：每个不同的二进制输入态控制1个对应输出。奇偶校验编码 在数据存储或传输时，为避免出现错误，为数据附加检测位； 奇/偶校验：在数据串后附加校验位，使1的数量为奇/偶 在存储或传输前进行附加，在取出或接收后进行检测； 单数据附加及检测：

17、错误检查 阵列数据附加及检测：错误纠正课程设计 完成下列数字键盘的编码器设计：真值表、标准运算式、逻辑图 实现从独热码到8421码的编码； 实现从双热码到余3码的编码；教材参考章节： 第2章：2.10、2.122.15 第6章：6.4、6.5第10次课(4-1) 第四章 基于逻辑单元的组合设计对偶概念 正逻辑与负逻辑 正负逻辑的外在表现：端口取非对偶定理 逻辑分割对对偶的影响：对偶系统由对偶部件构成，连接方式不变 基本单元的对偶： 反相器自对偶 与或运算互对偶 任何逻辑可以由不同器件连接形式构成；德摩根定理及意义 与非、或非运算的不同表现方式运算意义：取非符号的提取或分配设计意义：反相圈在输入

18、与输出间的移动加圈设计：对反相器的精简设计 通过在逻辑器件内部连接的输出端上加入成对的反相圈，将非基本器件直接转变为基本器件，大幅度减少反相器用量；标准门 在复杂电路中采用加圈设计，反相器用量及性能影响可以忽略； 每个与、或运算符号可以近似对应于2输入基本电路单元：标准门 系统的成本和延迟可以通过运算表达式进行粗略估计。课程设计 对于输入从3到16的与门和与非门，根据加圈设计，分析采用基本逻辑器件的电路实现方案，分析其成本和运算时间，以及反相器的用量。教材参考章节： 第4章：4.1、4.2第11次课(4-2) 展开定理及标准运算式的扩展 标准和与标准积的对比基本逻辑定理及其在电路优化上的运用

19、从左到右所表达的优化真值表的卡诺图表达 输入变量的坐标分离 坐标变量的排布规范：高位在左、低位在右；先横坐标，后纵坐标； 输入状态相邻关系的表现：坐标的设置方式将逻辑式采用卡诺图表达 标准和与标准积 与或运算、或与运算利用卡诺图进行设计优化：最小和 对1的矩形覆盖：覆盖所有的1，不覆盖任何0；每个覆盖中1的数量应为2的整数方；覆盖应尽可能大，1可以为多个覆盖共享；覆盖数量应尽可能少：其中必须有独有的1； 写出每个覆盖对应的变量乘积项：变量为该覆盖中取常数的变量：1为正变量、0为反变量 将所有覆盖的乘积项相加，得到最小和。举例说明 对1的覆盖、对1的共享、不必要的覆盖课程设计 参考课程对最小和的

20、分析，讨论利用卡诺图进行最小积设计的方法，并利用该方法完成类似课堂作业的内容。教材参考章节： 第4章：4.3第12次课（4-3）无关项卡诺图与真值表的不对应：真值表中没有的输入项无关项的输出可以任意设定利用无关项进行设计优化 例1：编码器 4位独热码转换为2位二进制码 例2：编码器 4位温度码转换为3位二进制码 例3：译码器 8421码转换为独热码卡诺图的运算 运算对每个方格的输出量进行：取非、乘以变量对偶：先对输出取非，再对输入取非（数字取补）相同变量的卡诺图可以相互进行运算：与运算、或运算涉及无关项的运算规则多变量函数表达与化简 当变量数量大于4时，可以选择4个变量建立卡诺图，将其余变量通

21、过运算填入卡诺图中； 写最小和时，先对1进行覆盖，再对单变量进行覆盖，再对多变量进行覆盖； 后面的覆盖可以通过共享前面用过的相容方格进行扩大。静态冒险问题 表现：在二级结构中，理论上不变的输出出现尖锐脉冲； 原因：输入到输出存在不同延迟路径导致。 分类：与-或结构、或门输出 静态1冒险 或-与结构、与门输出 静态0冒险静态冒险的检测与消除 不同覆盖间存在未覆盖的公共边界：两边不变的变量取值为冒险条件，导致变化变量有不同路径到达输出；变化的变量为冒险的引发因素； 增加冗余覆盖，消除引发冒险的未覆盖公共边界，即可消除冒险； 更常见的做法是：等待输出状态稳定再进行数据采样。课程设计 通过查找资料，分

22、析讨论关于组合冒险的现象、来源、检测方法、消除方法等内容。课程设计 对7段译码器，画出各段的卡诺图，利用无关项进行化简，写出对应的最小和、最小积，并分析其成本和运算时间。教材参考章节： 第4章：4.4第13次课（4-4）共享运算提取优化 从基本门为单元的角度考虑，卡诺图优化不一定最好； 例1：逻辑定理T8表达的优化 例2：3变量表决器的优化 例3：4位最低位加1加法器的优化二进制译码器设计 二进制码转变为独热码；输出方程：最小项、n个变量乘积、2n个输出；最小项发生器。例：4位译码器 16个输出、48门提取前2位共享：减少12门；提取后2位共享：减少12门；设计结构：使用2个2位译码器分别进行

23、高2位和低2位译码、各输出4线； 将高位和低位输出送入与门阵列进行交叉相与，形成16个输出。推广：2个4位译码器结果相与，构成8位译码输出； 2个8位译码器结果相与，构成16位译码输出； 当译码器规模足够大时，每个输出最小项成本只有1门。数据选择器与数据分配器 译码器输出通过与门阵列进行数据传输控制； 数据选择器输出方程； 单向总线控制传输门、三态门 传输门结构：N和P同时通断，可以传输高电平和低电平（模拟开关），可以双向传输； 三态开关：在集成设计中，反相器为传输门提供驱动； 三态器件使用规则：不能单独使用为后续器件提供驱动；每个三态器件的输出一定与其他三态器件输出共同驱动同一根数据线；任何

24、时候，连接到同一根数据线上的多个三态输出中，有且仅有1个为开通，其余均为断开；双向数据总线的构成 以三态器件构成对总线传输方向的选择； 以数据选择器和分配器构成发送源和接收者的选择；课程设计： 对于7段译码器进行总体设计，在各段最小和、最小积的基础上，通过提取共享运算进行优化设计，得出最小成本的设计方案，并对最长延迟时间进行分析。课程设计： 分析双向总线控制采用三态门与数据选择器/分配器结合设计的原因，只使用一类器件会存在什么问题？教材参考章节： 第6章：6.4、6.6、6.7第14次课 （5-1）第五章 基于运算单元的组合设计异或门特点 2输入单输出：输入不同则输出1； 加圈效果：取非、对偶

25、 异或与同或（异或非） 对数据传输的控制：取非控制 运算规则：满足结合律，对与、或运算不满足分配律异或运算的应用奇偶校验电路的设计 符号数的转换控制：原码反码 二进制码格雷码转换电路 比较器设计：相等比较 位数相同，每1位都相同数值比较器 本位比较：不同 大或小 扩展比较：本位相同，传递低位比较结果常数比较器 相等比较：与门和反相器结合 数值比较：判断AC时从高位到低位，将A的对应位与C的对应位进行比较若C的对应位为1，则A的对应位输入与门端；若C的对应位为0，则A的对应位输入或门端； 课程设计： 分析A大于等于常数C的电路设计方法，并举例进行说明。 分析所设计电路的成本和运算时间。教材参考章

26、节： 第6章：6.8、6.9第15次课 (5-2) 加法器原理 从低位到高位逐渐相加，逐级进位； 满足无符号数和符号数（补码）相加要求。加法器基本单元 半加器：2位输入相加，输出2位；最低位相加 全加器的设计：3位输入相加，输出2位；具有低位进位的高位相加卡诺图设计；本位和输出：奇校验结果采用2次半加设计；串行加法器 由半加器和全加器串接构成； 可扩展设计：带有最低位进位和最高位进位端； ASIC设计：不带上述端口； 最低位加设计：全用半加器构成。与常数相加 加法单元的变化：半加、全加 只需要半加单元 例：A+01100100 低位0无需相加，高位全都使用半加；算术逻辑单元ALU 利用串行加法

27、器进行无符号数相减：利用异或阵列实现对输入进行正反变量切换选择； 若对各种输入端都进行类似切换选择：根据选择器控制信号的不同，可以实现多种算术运算； 若对输出项进行类似选择：可以实现多种逻辑运算； 为加法器配上多个输入输出选择电路，构成多功能运算器；对输入输出的选择构成运算指令，ALU按照运算指令对输入数据进行运算。 再加上对输入输出数据通道的控制，构成中央处理系统CPU。课程设计： 根据本课程采用的基本逻辑单元设计串行加法器，分析采用超前进位算法（见教材）进行设计可以实现的效果与问题。课程设计： 通过对串行加法器设置数据选择器，实现ALU的设计，要求能够完成尽可能多的实际运算。给出设计的全部

28、指令集合，详细说明数据选择器的设置和相关指令的作用。教材参考章节： 第6章：6.10第16次课 (5-3) ALU的局限 在进行算术运算时，ALU的运算组织为串行运算方式，运算时间较长。 当面临大规模数据处理时，采用ALU运算方式会耗费大量运算时间，不能满足设计需求。 在数字系统中，针对大规模数据运算，专门设计并行运算系统以实现硬件加速，已成为数字运算系统（例如DSP系统）的典型设计方式。 在这类系统设计中，除了考虑成本优化因素外，更重要的是如何通过设计进行运算时间的优化。数据累加 在数字系统中，经常需要将大量数据进行累积相加，这样的运算称为数据累加。 例：对同时到达的64个8位数据进行相加，

29、得到结果也为8位数据。基于串行加法器的并行设计 使用32个8位串行加法器对64个数据进行第1级并行相加，产生32个数据； 再使用16个8位串行加法器对32个数据进行第2级并行相加，产生16个数据； 以此类推，经过6级运算后，得到最终结果； 延迟时间为8位串行加法器延迟时间的6倍。基于半加和全加单元的并行设计 考虑到串行加法器的运算过程，低位结果先产生；一旦前级产生部分结果，后级运算就可以开始；累加器延迟可以表现为单个串行加法器延迟加上级间延迟；该设计在相同成本条件下，可以大幅度缩短运算时间。乘法器设计 乘法运算是信号处理系统中常用的运算。 主要设计方式有3种：查表式设计、移位相加设计、乘-累加设计。 例：2个8位无符号数据相乘，产生8位输出结果，采用直接截断。查表式设计：采用标准组合真值表表达乘法器的输入输出关系，然后采用组合逻辑设计或存储器实现查找表。 查表式设计的电路结构通常由2部分构成，先由二进制译码器对输入进行译码，然后由或门阵列合并相应的输出。对于8位乘法器，需要一个16位二进制译码器和8个多输入或门。 该设计概念简单，由于采用全并行设计，运算速度可以得到最大优化，但成