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基于FPGA的正整数除法器设计.docx

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基于FPGA的正整数除法器设计.docx

1、基于FPGA的正整数除法器设计1.顶层模块timescale 1ns / 1ps/ Company: 西安电子科技大学/ Engineer: piger朱/ / Create Date: 16:08:42 05/11/2012 / Design Name: 基于FPGA的正整数除法器设计（被除数8位，除数4位）/ module Name: div / Project Name: div/ Target Devices: virtex-5/ Tool versions: ISE12.4 modelsim6.5se/ Description: 除法运算的过程就是被除数不断的减去除数，直到二者的差为

2、负数为止/ 但这样做有一个缺点，比如100/100,只需要减一次就能得出结果，/ 而100/1需要减100次才能得出结果，如果一个时钟周期做一次减法的/ 话，100/1需要100个时钟周期，效率太低了！我们可以这样做/ 以23/3为例，23(用a表示)的二进制为0001_0111,3( 用b表示)的/ 二进制为0011，首先设置一个16为的寄存器reg16, 用以辅助计算/ 令reg16=8b0,a=0000_0000, 0001_0111, 每个周期令/ reg16左移一位，如果reg16的高8位（reg1615:8）大于b, 则令/ reg1615:8=reg15:8-b，同时令reg16的最低位（reg160）