数字系统设计与PLD应用复习资料.docx

1、数字系统设计与PLD应用复习资料数字系统设计与PLD应用复习资料第一章1.名词解释（pi）EDA：电子设计自动化SSI：小规模集成电路MSI：中规模集成电路LSI：人规模集成电路VLSI：超大规模集成电路ASIC：专用集成电路PLD：可编程逻辑器件2.区分数字系统和逻辑功能部件的重要标志（P1）：令没有控制部件3.数字系统设计人员从事的工作可以分为三种（P2）：1） 选用通用集成电路芯片构成系统2） 应用口 I编程逻辑器件实现数字系统3） 设计专用集成电路（单片系统）4.数字系统的基本模型（P3P5）1） 数字系统动态模型采用传统的数字电路描述方法建立的系统模型称为数字系统的动态模型。具体地说

2、, 用状态转换图、状态转换表、状态方程组、输出方程组、时序图、真值表、卡诺图 等描述工具可以建立数字系统的动态模型。2） 数字系统的算法模型设计数字系统的传统方法是建立在系统动态模型的基础上的，即用真值表、卡诺图、 状态转换图、状态转换表、时序图、状态方程和输出函数方程建来建立系统模型。 系统的算法模型两大特征：1含有若干子运算，这些子运算实现对欲处理数据或信息的传输、存储或加工处 理2具有相应的控制序列，控制子运算按一定的规律有序地进行5.数字系统的基本结构（P8）工作过程：控制单元根据外部输入控制信号及反映数据处理单元当前工作状况的反馈应 答信号，发出对数据处理单尤的控制序列信号；在此控制

3、信号的作用卜，数据处理单元 对待处理的输入数据进行分解、组合、传输、存储和变换，产生相应的输出数据信号， 并向控制单元迖丿、反馈应答信号，用于表明它当前的工作状态和处理数据的结果。控制 单元在收到反馈应答信号后，再决定发出新的控制信号，使数据处理单元进行新一轮的 数据处理。控制单元和数据处理单元密切配合、协调工作，称为一个实现预定功能的有 机整体。数字系统基本结构6.数字系统设计的基本步骤（P10）1） 系统逻辑功能的确定2） 系统的描述3） 算法的设计4） 电路结构选择5） 电路的实现7.数字系统设计方法1）自上而下的设计方法（P15）自上而下的设计过程表现为由高一级（或最髙层次）描述变换成

4、最低一级（或最低 层次）描述的过程。2）自下而上的设计方法（P16）根据用户要求，对现有的器件或较小的系统或相似的系统加以修改、扩人或相互连 接，直到构成满足用户要求的新系统为止。它是一种多层次的设计方法，从现成的 数字器件或子系统开始的。系统 （高级别）1i子系统11 子;忘统8.利用DSP串【I通信设计电路（P19）第二章1.算法推导的主要考龙因素（P29）1） 逻辑指标。这是数字系统最后总要的指标，表达系统应完成的逻辑功能2） 非逻辑指标。系指逻辑功能以外的其他非逻辑约束因素2.硬件结构对算法推导的彫响（P30）1） 采用不同规模、不同性质的器件时，将冇不同的算法设计对策2） 系统算法设

5、计与软件算法设计的区别3.算法设计的方法：跟踪法、归纳法、划分法、解析法、综合法（P30）4.三种常用的算法结构：顺序算法结构、并行算法结构、流水线算法结构（P42）5.三种算法的执行时间计算（P42P46）：1） 顺序算法结构执行时间假设待处理数据是单个数据D,它完成算法流程需要经历Z段，每段平均时间是A, 则所需要的运行时间为r = Z A如果含有八个元素的数据流，则总的运算时间为Ts = n - t = n -1 -2） 并行算法结构执行时间如果待处理数据是单个元素Df, U是并行算法流程经历的段数，则运行时间T = I 如果含有八个元素的数据流输入，则总的运算时间为Tp = n t =

6、 n Z1 A例：计算R个数据排队电路采用顺序结构算法和并行结构算法的运行时间。假设顺 序结构中每个U与一个RAMQ-）比较且存放需经历h段，每段平均时间儿 解：根据顺序算法结构的含义，可得到输入一个D：的最长运行时间为：TS1 = /? h A= Z A （I = R h）输入R个数据元素总的运行时间为：Tsr =根据并行结构算法的特点，输入R个数据元素的总的运行时间为：TpR = R h A= R I A（Zr = h）3）流水线算法结构运行时间若系统输入数据流的待处理数据元素为m个，每一元素运算冇I段，每段经历时间为 A,则流水线算法结构运行时间：T = Z A + （m 1）A例：某系

7、统待处理结构元素为100个，每个元素需进行16段运算，且每段所碍运 算时间为0.2us,求顺序算法结构和流水线算法结构运行时间。顺序算法：7 = 100 x 16X 0.2 = 320（ps）流水线算法：T = 16x 0.2 4-（100- 1） X 0.2 = 23（ps）6.实现系统的途径及特点（P47）1） 用市竹标准的SSI、MSI、和LSI构成（最经典，为国内广大设计者采用）2） 以微机为核心、辅以必要的辅助器件，在固化于存储器内的软件控制卜实现系统的 功能。（价格便宜，实现方便，适用于运行速度要求不高的场合）3） 将整个系统配置在一片或数片PLD芯片内。（低廉、运行速度高，体枳小

8、、易于修 改设计）4） 研制相应的ASIC,构成单片系统。（是系统设计师面临的新技术和新挑战，将得到 越来越多应用）7.器件选择考虑因素（P47）1） 满足逻辑约束的要求2） 易于控制3） 满足非逻辑约束的要求1性能因素：运行速度、可靠性、可测试性2物理因素：包括尺寸、垂量、功耗、散热、安装和抗曉等方面3经济因素：设计成本、制造成本、维护成本和运行成本等8.数据处理单元逻辑电路图（P51）9.系统控制方式：实质是控制系统中数拯处理单元以预定时序进行工作。述括滾屮控制、 分散控制、半集中控制10.控制器的基本结构（P55）输入倍号：外部对系统的输入和数据处理单元所产生的条件反馈信息输出信号：冇对

9、数据处理单元的控制信号和对外部的输出控制器的基本结构11.系统同步P5b）：1）控制器与外部输入信号之间的同步，即异步输入信号的同步化2）系统控制器的输出同步12.系统控制器同步的目的（P56）：使得系统控制器毫无遗漏的，正确地接收这些信号，并根据所冇这些输入信号做出正确 的响应，向数据处理单元发出相应的控制信号，同时向系统输出必要的信息，使整个系 统配合密切、协调一致的工作。13.算法状态机图（ASM图）与算法流程图关系（P58）1） 应用场介的区别：算法流程图仅规定操作顺序，不严格规定各操作时间及操作之间 的关系。ASM图用来描述控制器在不同时间内应完成的一系列操作，指出控制器状 态转换，

10、转换条件及控制器的输出。2） 算法流程图足一种事件驱动的流程图，而ASM图已具体为时钟CP驱动的流程图, 前者的工作块可能对应ASM图中的一个或几个状态快，即控制器的状态。ASM图 状态快的名称和二进制代码分别标注在状态快的左、右上角。3） ASM图是用以描述控制器控制过程的，它强调的不是系统进行的操作，而是控制器 为进行这些操作应该产生的对数据处理单元的控制信号或对系统外部的输出，为此 在ASM图的状态块中，往往不再说明操作，只明确表明应有的输出第三章1.VHDL语言的含义、基本结构、作用（P83）金义：超高速集成电路硬件描述语言基本结构：实体说明、结构体实体说明作用：定义实体与外部的连接关

11、系结构体作用：描述设计实体的逻辑功能或内部电路的结构，从而建立设计实体输出与输 入之间的关系。2.顺序语句与并行语句的应用场合（P91、P94）1） 顺序语句：町用于进程和子程序中，为算法描述提供了方便。2） 并行语句：用于结构体中。3.断言语句起调试的作用，既町以作为顺序语句，有町以作为并行语句。第四章1.用PLD实现数字系统的基本过程（P155）用PLD实现数字系统的基本过程2. PLD的基本组成(P157)SPLD基本组成框图3. FPGA的含义：现场町编辑门阵列第五章1.HDPLD (高密度可编程逻轿器件)分类(P192)1)按片内结构分类1阵列结构扩展型:这类器件是在PAL或GAL结

12、构的基础上加以扩展或改进而成。 它的基木资源是多个SPLD的集介，经町编程互连结构来组成更大规模的单片 系统。2逻辑单元型：由许多基本逻辑单元组成，因而它们本质上是这些逻辑单九的矩 阵2)按连线资源分类1确定型连线结构：这类器件内部有同样长度的连线，因此提供了具有固定延时 的通路，信号通过器件的时延固定且可预知。2统计型连线结构：代冇较复杂的町编程连线资源，内部包含多种不同长度的金 属连线，从而使片内耳联卜分灵活.但由F同个逻辑功能町以用不同的连接 方式来实现，所以每次编程后连线不尽相同。3)按照编程技术分类1在系统可编程技术(isp)：具有isp功能的器件在卜墩时无需专门的编程器，可 直接在

13、己经制成的系统(目标系统)中或印制板上对芯片卜载，为系统设计带 来很大灵活性2在电路配豐技术(icr)：具备icr功能的當件也町直接在目标系统中或印制电路 板上编程，无需专门的编程器，但系统掉电后，芯片的编程信息会丢失。3 次性编程技术：貝备这种编程技术的HDPLD采用反熔丝制造工艺，一旦编程 就不可改变，特别适用于高可靠性使用场合。2.CPLD：复杂可编程逻辑器件3.CPLD与FPGA的区别1)CPLD更适合完成各种算法和组合逻辑，FPGA更适合于完成时序逻辑。换句话说， FPGA更适合于触发器丰富的结构，而CPLD更适合于触发器有限而乘枳项丰富的结 构。2)CPLD的连续式布线结构决定了它

14、的时序延迟是均匀的和町预测的，而FPGA的分段 式布线结构决定了其延迟的不可预测性。3)在编程h FPGA比CPLD其有更大的灵活性。CPLD通过修改具有固定内连电路的逻 辑功能來编程，FPGA主要通过改变内部连线的布线來编程：FPGA町在逻辑门卜编 程，而CPLD是在逻辑块下编程。4)PGA的集成度比CPLU高，具有更复杂的布线结构和逻辑实现。5)CPLD比FPGA使用起来更方便。CPLD的编程采用E2PR0M或FASTFLASH技术，无 需外部存储器芯片，使用简单。而FPGA的编程信息需存放在外部存储器匕 使用 方法复杂。6)CPLD的速度比FPGA快，并且具有较人的时间可预测性。这是由于

15、FPGA是门级编 程，并且CLB之间采用分布式互联，而CPLD是逻辑块级编程，并且其逻辑块之间 的互联是集总式的。7)在编程方式上，CPLD主要是基于E2PR0M或FLASH存储器编程，编程次数町达1 万次，优点是系统断电时编程信息也不丢失oCPLD又可分为在编程器上编程和在系 统编程两类。FPGA人部分是基于SRAM编程，编程信息在系统断电时去失，每次 上电时，需从器件外部将编程数据重新写入SRAM中。其优点是町以编程任意次, 可在工作中快速编程，从而实现板级和系统级的动态配置。8)CPLD保密性好，FPGA保密性差。9)一般情况下，CPLD的功耗要比FPGA大，且集成度越高越明显。随着复杂

16、町编程逻紺器件(CPLD)密度的提离，数字器件设计人员在进行大型设计时，既 灵活又容易，而且产品可以很快进入市常许多设计人员己经感受到CPLD容易使用。时 序町预测和速度高等优点，然而，在过去由于受到CPLD密度的限制，他们只好转向FPGA 和ASIC。现在，设计人员可以体会到密度高达数十万门的CPLD所带来的好处。4.HDPLD开发系统的基本工作流程：设计输入、设计处理、设计校验和逻辑仿真、变成目 标文件产生、器件下載配豐综合题1.序列发生器采用状态机方法设计：长度为P的序列发生器可以用状态数为P的状态机來描述，每 个状态的输出对应的数码。流程如图：YVHDL程序：LIBRARY IEEE；

17、USE ILEE.STD LOGIC 1164.ALL；ENTITY SGISPORT(CLK:IN STD_LOGIC;Z:OUT STD_LOGIC);ENDSG;ARCHITECTURE RTL OF SG ISTYPE STATE_SPACE IS(S0,ShS2,S3,S4,S5,S6);SIGNAL STATE: STATE_SPACE;BEGINPROCESS(CLK)BEGINIF( CLKEVENT AND CLK=l) THENCASE STATE ISWHEN S0=STATE=S1;ZSTATE=S2;ZSTATE=S3;ZSTATE=S4;ZSTATE=S5;ZSTA

18、TE=S6;ZSTATE=S0;Z=,1,;END CASE;END IF;END PROCESS;END RTL;采用计数器和数据选择器实现序列发生器：f SgrCH74讪LDNA3QA-CUDQCGMTooENP-.2 J 7CLKcojrriR:22D)X 05D6“ C5VHDL语肓实现8选1数据选择器：LIBRARY IEEE；USE IEEE.STD LOGIC 1164.ALL;USE IEEE.STD LOGIC UNSIGNED.ALL;USE IEEE.NUMERIC_STD.ALL;ENTITY MUX81 ISPORT(A:IN STD_L0GIC_VECT0R(2 D

19、OWNTO 0); D7,D6,D5,D4,D3,D2,D：LD0:IN STD_LOGIC; Y:OUT STD_LOGIC);END MUX81;ARCHITECTURE BEH OF MUX81 ISBEGINY=D0WHEN AOOOTLSEDI WHEN AOOltLSED2 WHEN AOIOELSED3 WHEN A=M011HELSED4WHEN AIOOTLSED5WHEN A=10rELSED6WHEN AIWELSED7;END BEH;VH叽语言实现七进制计数器：LIBRARY IEEE;USE IEEE.STD_LOGIC_2164.ALL;USE IEEE.STD

20、LOGIC UNSIGNED.ALL;USE IEEE.NUMERIC_STD.ALL;ENTITY C0UNT7 ISPORT(CLK:IN STD_LOGIC;Y:BUFFER STD_L0GIC_VECT0R(2 DOWNTO 0); tND COUN I /;ARCHITECTURE BEH OF C0UNT7 ISBEGINPROCESS(CLK)BEGINIF(CLK *EVENT AND CLK二T)THENIFYCIO” THENY=H000H;ELSEY=Y+1;END IF;END IF;END PROCESS;END BEH;2.控制器的设计某系统控制器的ASM图根据AS

21、M图编写VHDL程序如卜：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Ct ISP0RT(CLK:IN STD_L0GIC;A，B,XRf :IN STD_L0GIC;RESET,Z1,Z2,Z3,Z4,Z5,Z6,Z7,COUNT,C0DM:0UT STD_LOGIC；RS:IN STD_LOGIC);END Ct;ARCHITECTURE BEH OF Ct ISTYPE STATE_SPACE IS(SO,S1,S2,S3,S4,S5,S6);SIGNAL state: STATE_SPACE;BEGINPROCESS(CLK,RESE

22、T)BEGINIFRS-OTHENstateIF(A=TANDB=T)THENstate=S2;ELSIF(A 二 T AND B=0) THENstate=Sl;ELSEstatestateIF P二T THENstate=S4;ELSEstate=S3;END IF;WHEN S3二IF R=T THENstate=Sl;ELSEstateI卜 K= l* IHtNstate=SO;ELSEstateIFX=Y THENstateYTHENstate=S6;ELSEstatestate=SO;END CASE;END IF;END PROCESS;Z1=TWHEN state二SI ELS

23、E O;Z2=,1WHEN state=S2 ELSE O;Z3=TWHEN state二S3 ELSE O;Z4=1WHEN state=S4 ELSE O;Z5v=TWHEN state=S5 ELSE O;Z6=,1WHEN state=S6 ELSE O;Z7=TWHEN state二S5 ELSE *0;COUNTv二T WHEN state二S3 AND R=O ELSE O;CODM=1, WHEN state=S4AND R二T ELSE O;RESET=0 WHEN state=S0 ELSE *1;END BEH;电路图设计：1）根据ASM图画出状态转移图A B=10000

24、101=Y0012）根据状态转移图画出卡诺图Qo 00 01 11 10SoS5s2SiS4S6S3T2/Q2Q1qX 00 01 11 10AB0P101RQo 00 01 11 1000XYp10R1R000111100ABXY111R1R3)根据卡诺图写出置数端的函数方程T2=A,B*So+l*Si+P*S2+R*S3+O-S+O*S5+leS6 =ABDo+2D+PD4+RD5+OD3+OD6+1D7T1=OSo+OS1+P-S2+RS3+R-S4+(XY)-Ss+1-S6 =O-Do+OD1+PD4+RD5+RD3+(XY)D6+1-D7To=ABSo+1S1+1S2+RS3+RS4+(X=Y)S5+1S6=A,B,Do+1Di+1D4+R*D5+R-D3+(X=Y),D6+1,D74)写出控制器输出信号方程RESET=Zi=SiZ2=S2Z3=S3COUT=S3 R (条件输出)4=4codm=s4r (条件输出)Z5=z7=s5Zg=Sg5)根据函数方程连线