SAR ADC调研报告资料.docx

1、SAR ADC调研报告资料逐次逼近寄存器型ADC调研报告课 程 名 称 ： 数模混合集成电路设计 专 业（年 级）： 集成电路设计与集成系统（2011）组 员（学 号）： 王德华（20112154） 崔 强（20112152） 朱凤龙（20112143) 提 交 日 期 ： 2014年10月13日 一、组员分工查阅文献情况：序 号组员姓名（学 号）所查阅文献1王德华（20112154）参考文献1-1：低功耗高精度逐次逼近型模数转换器的设计,袁小龙；赵梦恋；吴晓波；严晓浪,浙江大学学报,2005-10,第40卷12期,1-4页参考文献1-2：逐次比较式A/D转换器的教学研究，惠星星，佳木斯教育学

2、院学报，2012-06，116期，163-164页参考文献1-3:Analysis and design of high performance frequency-interleaved ADC,Qiu Lei,IEEE,Year: 2013,116,Page:2022 - 2025参考文献1-4：Digitally Calibrated 768-kS/s 10-b Minimum-Size SAR ADC Array With Dithering,惠星星,IEEE,Year:2012,12933499,Page:2129 - 21402崔强（20112152)参考文献2-1：用于SOC系统

3、的逐次逼近型ADC设计,龙善丽；殷勤；吴建辉；王沛,固体电子学研究与进展,2007-08,第27卷 第3期,382-383页参考文献2-2：一种基于蓝牙射频电路可测性设计的8位逐次逼近型ADC，陈坚；洪志良，应用科学学报，2004-12，第22卷 第4期，475-476页参考文献2-3：Increasing the ADC precision with oversampling in a flash ADC,Abumurad, A. Dept. of Comput；Sci. & Eng., Pennsylvania State Univ., University Park, PA, USA ；

4、Kyusun Cho,IEEE,Year:2012-10,13357010,Page:1-4参考文献2-4：A 100MHz S/s, 7 bit VCO-based ADC which is used in time interleaved ADC architectures, Ruihao Si ; Inst. of Microelectron., Tsinghua Univ., Beijing, China ; Fule Li ; Chun Zhang IEEE,Year:2012,12746017,Page:4-73朱凤龙（20112143)参考文献3-1：逐次逼近模数转换器的研究及设

5、计，赵常昊，D，电子科技大学，2010年，03期，11-15页参考文献3-2：一种8通道12位逐次逼近式A/D转换器的设计，彭新芒；杨银堂；朱樟明，电子工程师，2007年，04期，19-23页参考文献3-3：A 40-GHz-bandwidth, 4-bit, time-interleaved A/D converter using photoconductive sampling,Urata,R.,Solid-StateCircuits,Year:2004,Page:2021 - 2030参考文献3-4：Design of Analog CMOS Integraded Circu it，Be

6、hzad Razavi, Year：2010，Issue: 5，Page：370-420引言逐次逼近寄存器型(SAR)模拟数字转换器(ADC)是采样速率低于5Msps (每秒百万次采样)的中等至高分辨率应用的常见结构。SAR ADC的分辨率一般为8位至16位，具有低功耗、小尺寸等特点。这些特点使该类型ADC具有很宽的应用范围，例如便携/电池供电仪表、笔输入量化器、工业控制和数据/信号采集等。顾名思义，SAR ADC实质上是实现一种二进制搜索算法。所以，当内部电路运行在数兆赫兹(MHz)时，由于逐次逼近算法的缘故，ADC采样速率仅是该数值的几分之一。1. SAR ADC的架构尽管实现SAR AD

7、C的方式千差万别，但其基本结构非常简单(见图1)。模拟输入电压(VIN)由采样/保持电路保持。为实现二进制搜索算法，N位寄存器首先设置在中间刻度(即：100. .00，MSB设置为1)。这样，DAC输出(VDAC)被设为VREF/2，VREF是提供给ADC的基准电压。然后，比较判断VIN是小于还是大于VDAC。如果VIN大于VDAC，则比较器输出逻辑高电平或1，N位寄存器的MSB保持为1。相反，如果VIN小于VDAC，则比较器输出逻辑低电平，N位寄存器的MSB清0。随后，SAR控制逻辑移至下一位，并将该位设置为高电平，进行下一次比较。这个过程一直持续到LSB。上述操作结束后，也就完成了转换，N

8、位转换结果储存在寄存器内1-1。图1. 简单的N位SAR ADC架构图2给出了一个4位转换示例，y轴(和图中的粗线)表示DAC的输出电压。本例中，第一次比较表明VIN VDAC，位2保持为1。DAC置为01102，执行第三次比较。根据比较结果，位1置0，DAC又设置为01012，执行最后一次比较。最后，由于VIN VDAC，位0确定为11-2。图2. SAR工作原理(以4位ADC为例)注意，对于4位ADC需要四个比较周期。通常，N位SAR ADC需要N个比较周期，在前一位转换完成之前不得进入下一次转换2-1。由此可以看出，该类ADC能够有效降低功耗和空间，当然，也正是由于这个原因，分辨率在14

9、位至16位，速率高于几Msps (每秒百万次采样)的逐次逼近ADC极其少见。一些基于SAR结构的微型ADC已经推向市场1-3。MAX1115/MAX1116和MAX1117/MAX11188位ADC以及分辨率更高的可互换产品MAX1086和MAX1286(分别为10位和12位)，采用微小的SOT23封装，尺寸只有3mm x 3mm。12位MAX11102采用3mm x 3mm TDFN封装或3mm x 5mm MAX封装2-2。SAR ADC的另一个显著的特点是：功耗随采样速率而改变。这一点与闪速ADC或流水线ADC不同，后者在不同的采样速率下具有固定的功耗。这种可变功耗特性对于低功耗应用或者

10、不需要连续采集数据的应用非常有利(例如，用于PDA 数字转换器)1-4。2. SAR的深入分析SAR ADC的两个重要部件是比较器和DAC，稍后我们可以看到，图1中采样/保持电路可以嵌入到DAC内，不作为一个独立的电路。SAR ADC的速度受限于： DAC的建立时间，在这段时间内必须稳定在整个转换器的分辨率以内(如： LSB) 比较器，必须在规定的时间内能够分辨VIN与VDAC的微小差异 逻辑开销2.1 DACDAC的最大建立时间通常取决于其MSB的建立时间，原因很简单，MSB的变化代表了DAC输出的最大偏移。另外，ADC的线性也受DAC线性指标的限制。因此，由于元件固有匹配度的限制，分辨率高

11、于12位的SAR ADC常常需要调理或校准，以改善其线性指标。虽然这在某种程度上取决于处理工艺和设计，但在实际的DAC设计中，元件的匹配度将线性指标限制在12位左右2-3。许多SAR ADC采用具有固有采样/保持功能的电容式DAC。电容式DAC根据电荷再分配的原理产生模拟输出电压，由于这种类型的DAC在SAR ADC中很常用，所以，我们最好讨论一下它们的工作原理3-1。电容式DAC包括一个由N个按照二进制加权排列的电容和一个“空LSB”电容组成的阵列。图3是一个16位电容式DAC与比较器相连接的范例。采样阶段，阵列的公共端(所有电容连接的公共点，见图3)接地，所有自由端连接到输入信号(模拟输入

12、或VIN)。采样后，公共端与地断开，自由端与VIN断开，在电容阵列上有效地获得了与输入电压成比例的电荷量。然后，将所有电容的自由端接地，驱动公共端至一个负压-VIN2-4。图3. 16位电容式DAC示例作为二进制搜索算法的第一步，MSB电容的底端与地断开并连接到VREF，驱动公共端电压向正端移动VREF。因此，VCOMMON= -VIN+ VREF如果VCOMMON VREF)，比较器输出为逻辑1。如果VIN VREF，比较器输出为逻辑0。如果比较器输出为逻辑1，MSB电容的底端保持连接至VREF。否则，MSB电容的底端连接至地。接下来，下一个较小电容的底端连接至VREF，将新的VCOMMON

13、电压与地电位进行比较。继续上述过程，直至所有位的值均确定下来。简言之，VCOMMON= -VIN+ BN-1 VREF/2 + BN-2 VREF/4 + BN-1 VREF/8 + . + B0 VREF/2N-1(B_为比较器输出/ADC输出位)3-2。2.1.1 DAC校准对于一个理想的DAC来讲，每个与数据位相对应的电容应该精确到下一个较小电容的两倍。在高分辨率ADC (如16位)中，这会导致过宽的数值范围，以致无法用经济、可行的尺寸实现。16位的SAR ADC (如MAX195)实际由两列电容组成，利用电容耦合减小LSB阵列的等效容值。MSB阵列中的电容经过微调以降低误差。LSB电容

14、的微小变化都将对16位转换结果产生明显的误差。不幸的是，仅仅依靠微调并不能达到16位的精度，或者补偿由于温度、电源电压或其它参数的变化所造成的性能指标的改变。考虑到上述原因，MAX195内部为每个MSB电容配置了一个校准DAC，这些DAC通过电容耦合到主DAC输出，根据它们的数字输入调节主DAC的输出。校准时，首先要确定用于补偿每个MSB电容误差的修正代码，并存储该代码。此后，当主DAC对应的数据位为高电平时就把存储的代码提供给适当的校准DAC，补偿相关电容的误差。一般由用户发起校准过程，也可以在上电时进行自动校准。为降低噪声效应，每个校准过程都执行许多次(MAX195大约持续14,000个时

15、钟周期)，结果取平均值。当供电电压稳定后最好进行一次校准。高分辨率ADC应该在电源电压、温度、基准电压或时钟等任何一个参数发生显著变化后进行再校准，因为这些参数对直流偏移有影响。如果只考虑线性指标，可以容许这些参数有较大改变。因为校准数据是以数字方式存储的，无需频繁转换即可保持足够的精度3-3。2.2 比较器比较器需要具有足够的速度和精度，尽管比较器的失调电压不影响整体的线性度，它将给系统传输特性曲线带来一个偏差，为减小比较器的失调电压引入了失调消除技术。然而，还必须考虑噪声，比较器的等效输入噪声通常要设计在1 LSB以内。比较器必须能够分辨出整个系统精度以内的电压，也就是说比较器需要保证与系

16、统相当的精度。3. SAR ADC与其它ADC结构的比较3.1 与流水线ADC相比流水线ADC采用一种并行结构，并行结构中的每一级同时进行一位或几位的逐次采样。这种固有的并行结构提高了数据的吞吐率，但要以功耗和延迟为代价。所谓延迟，在此情况下定义为ADC采样到模拟输入的时间与输出端得到量化数据的时间差。例如，一个5级流水线ADC至少存在5个时钟周期的延迟，而SAR只有1个时钟周期的延迟。需要注意的是，延迟的定义只是相对于ADC的吞吐率而言，并非指SAR的内部时钟，该时钟是吞吐率的许多倍。流水线ADC需要频繁地进行数字误差校准，以降低对流水线上每一级闪速ADC (即比较器)的精度要求。而SAR

17、ADC的比较器精度只需与整体系统的精度相当即可。流水线ADC一般比同等级别的SAR需要更多的硅片面积。与SAR一样，精度高于12位的流水线ADC通常需要一些某种形式的微调或校准。3.2 与闪速ADC相比闪速ADC由大量的比较器构成，每个比较器包括一个宽带、低增益预放大器和锁存器。预放大器必须仅用于提供增益，不需要高线性度和高精度，这意味着只有比较器的门限值才需具有较高的精度。所以，闪速ADC是目前转换速率最快的一种架构。通常需要折衷考虑闪速ADC的速度以及SAR DAC的低功耗和小尺寸特性。尽管极高速的8位闪速ADC (以及它们的折叠/内插变种)具有高达1.5Gsps的采样速率(例如MAX10

18、4、MAX106和MAX108)，但很难找到10位的闪速ADC，而12位(及更高位)闪速ADC还没有商用化的产品。这是由于分辨率每提高1位，闪速ADC中比较器的个数将成倍增长，同时还要保证比较器的精度是系统精度的两倍。而在SAR ADC中，提高分辨率需要更精确的元件，但复杂度并非按指数率增长。当然，SAR ADC的速度是无法与闪速ADC相比较的3-4。3.3 与-转换器相比传统的过采样/-转换器被普遍用于带宽限制在大约22kHz的数字音频应用。近来，一些宽带-转换器能够达到1MHz至2MHz的带宽，分辨率在12位至16位。这通常由高阶-调制器(例如，4阶或更高)配合一个多位ADC和多位反馈DA

19、C构成。-转换器具有一个优于SAR ADC的先天优势：即不需要特别的微调或校准，即使分辨率达到16位至18位。由于该类型ADC的采样速率要比有效带宽高得多，因此也不需要在模拟输入端增加快速滚降的抗混叠滤波器。由后端数字滤波器进行处理。-转换器的过采样特性还可用来“平滑”模拟输入中的任何系统噪声。-转换器要以速率换取分辨率。由于产生一个最终采样需要采样很多次(至少是16倍，一般会更多)，这就要求-调制器的内部模拟电路的工作速率要比最终的数据速率快很多。数字抽取滤波器的设计也是一个挑战，并要消耗相当大的硅片面积。在不远的将来，速度最高的高分辨率-转换器的带宽将不大可能高出几兆赫兹很多。总结综上所述，SAR ADC的主要优点是低功耗、高分辨率、高精度、以及小尺寸。由于这些优势，SAR ADC常常与其它更大的功能集成在一起。SAR结构的主要局限是采样速率较低，并且其中的各个单元(如DAC和比较器)，需要达到与整体系统相当的精度。