数字电子钟计时系统.docx

1、数字电子钟计时系统摘要2正文一、设计要求及技术指标3二、 总体设计方案 3三、各单元电路设计41、秒钟/分钟计时电路设计42、24/12进制递增计数器的设计 63、555定时器的设计74、时间校对电路 7四、电路总体安装与调试8五、器件选择8总结与致谢9参考文献10摘要数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且具有更更长的使用寿命，因此得到了广泛的使用。本次课程设计要求设计一个数字钟，基本要求为数字钟的时间周期为24/12小时，数字钟显示时、分、秒，数字钟的时间基准一秒对应现实生活中的时钟的一秒。具有小时和分钟校对功能，利用555定时器产生

2、标准秒脉冲，利用74160实现计数功能，秒、分、时的显示采用两个带译码功能的七段数码管。正文 数字电子钟计时系统一、设计要求及技术指标 1、数字钟以24/12小时为一个技数周期。2、准确计时，具有“时”（0023）、“分”（0059）、“秒”（0059）数字显示。3、数字钟具有小时校对和分钟的功能。4、本设计要求用555定时器构成多谐振荡器产生标准秒脉冲，作为数字钟的时间基准。5、秒、分、时的计数可采用74160集成电路来实现。6、秒、分、时的显示分别用两个数码管，分别显示各自的个位和十位，该数码管可采取带译码功能的七段数码管。二、总体设计方案1、数字钟原理框图 如图所示，电路一般包括以下几个

3、部分：振荡器、分频器、译码显示电路、时分秒计数器、校时校分电路。对于各个部分而言数字钟计时的标准信号应该是频率相当稳定的1HZ秒脉冲，所以要设置标准时间源。数字钟计时周期是24/12，因此必须设置24/12计数器，秒、分、时由七段数码管显示。为使数字钟走时与标准时间一致，校时电路是必不可少的。设计中采用开控制校时直接用秒脉冲先后对“时”“分“秒”计数器进行校时操作。2、各独立功能部件的设计（1）振荡器 振荡器是计时器的核心，其作用是产生一个标准频率的脉冲信号。振荡频率的精度和稳定度决定了数字钟的质量。可以采用集成电路555定时器与RC组成的多谐振荡器。输出的脉冲频率为f=1.43/(R1+2R

4、2)C =1HZ，周期T=1/f=1s。（2）计时器 计时器获得秒脉冲信号后，可根据60秒为一分，60分为一小时，24/12时为一个计数周期的计数规则，分别确定秒，分，时的计数器。由于秒和分的显示都为60进制，因此他们可有两级十进制计数器组成，其中秒和分的个位为十进数器，十位为六进制计数器，可利用两片74160集成电路来实现。74160和74161一样，具有相同的逻辑符号，引脚图和功能表，各引脚图的功能和用法也相同。所不同的仅在于74160是十进制，而74161是十六进制。用6片74160构成秒计时器、分计时器、时计时器。芯片1、2构成秒计时器，74160为10进制，因为秒的十位为六进制，所以

5、要改变进制就要进行改造，芯片2的QD Qc QB QA当输出为0110时，与非门输出为0，清零端使芯片清零。芯片3、4构成分计时器，原理和秒计时器一样。芯片5、6构成时计时器，由于时为24进制，所以，当芯片5的QB为1并且芯片6的Qc为1时此时应让芯片强制清零。所以连接一个与非门，在这个条件成立时，与非门的输出将使芯片强制清零（3）时间校对电路 时间校对电路由一个开关组成，开关的引脚一个节上一级的进位信号，一个接555定时器的输出端。当需要校对时间的时候，我们可以把开关接至555定时器的输出端，平常时开关打至上一级的进位信号端。三、各单元电路设计1、秒钟/分钟计时电路的设计利用集成电路递增计数

6、十进制器（74160）和带译码器的七段显示器数码管组成的数字钟电路。计数器74160的功能真值表如下所示。CLR | LOAD | ENP | ENT | CLK | A B C D | QA QB QC QD RCO-|-|-|-|-|-|- 0 | X | X | X | X | X X X X | 0 0 0 0 0 1 | 0 | 0 | 0 | POS | X X X X | A B C D *1 1 | 1 | 1 | 1 | POS | X X X X | Count *1 1 | 1 | 1 | X | X | X X X X | QA0 QB0 QC0 QD0 *1 1 |

7、1 | X | 1 | X | X X X X | QA0 QB0 QC0 QD0 *1- *1 - RCO goes HIGH at count 9 to 0. 根据计数器74160的功能真值表，利用两片74160组成的同步六十进制递增计数器如图所示，其中个位计数器（C1）接成十进制形式。十位计数器（C2）选择Qc与QB做反馈端，经与非门（NEND）输出控制清零端（CLR），接成六进制计数形式。个位与十位计数器之间采用同步级连复位方式，将个位计数器的进位输出控制端（RCO）接至十位计数器的计数容许端（ENT），完成个位对十位计数器的进位控制。将个位计数器的RCO端和十位计数器的QC、QA端经

8、过与门AND1和AND2由CO端输出，作为六十进制的进位输出脉冲信号。当计数器计数状态为59时，CO端输出高电平，步级连方式下，容许高电位计数器计数。电路创建完成后，进行仿真实验时，利用信号源1Hz方波信号作为计数器的时钟脉冲源。 图1 秒钟/分钟计时电路图因为秒脉冲与分钟计数均由六十进制递增计数器来完成,为在构成数字钟系统时使得电路简化,将上图的电路可创建为子电路表示，如图2所示。图2 秒钟/分钟计时子电路2、24/12进制递增计数器的设计由两片74160组成的能实现十二进制和二十四进制的同步递增加数器，如图3所示。图中个位与十位计数器均接成十进制计数形式，采用同步级联复位方式。选择十进制的

9、输出端和个位计数器的输出端通过与非门控制两片计数器的清零端，当计数器的输出端状态为00100100，立即译码反馈清零，实现二十四进制递增计数；若选择十位计数器的输出端与个位计数器的输出端经与非门控制两片计数器的清零端，当计数器的状态为00010010时，立即反馈清零，实现十二进制递增计数。敲击Q键可实现十二进制与二十四进制递增计数器的转换。该计数器用作数字的时计数器。同样为简化数字电子电路可将图13-5的时计数器电子电路用子电路表示如图4所示。 图3 24/12进制计时电路 图4 24/12进制计时电路3、555定时器的设计试验的脉冲信号用555定时器构成多谐振荡器产生标准秒脉冲，作为数字钟的

10、时间基准。经计算可用两个47K的电阻和两个10F的电容构成多谐振荡器。计算过程： f=1.43/(R1+2R2)C =1HZ q=R1/（R1+R2）=50% R1=R2 所以 R1=R2=47 K,C=10F.电路图如图5。 图5 555定时器构成的多谐振荡器4、时间校对电路时间校对电路由两个单刀双掷开关组成，在分计时器上一个开关的引脚一个接上一级的进位信号，一个接555定时器的输出端。时计时器的开关也如此。当需要校对时间的时候，我们可以把开关接至555定时器的输出端，一端接通进行校时，平常时开关打至另一端。四、电路总体安装与调试将以上各单元电路组合，该电路即为利用六十进制和24/12进制递

11、增计数器子电路构成的数字电子系统。在数字电子钟电路中，由两个六十进制同步递增计数器分别构成秒钟计时器和分计时器，级连后完成秒、分计时，由24/12进制同步递增计数器实现小时计数。秒、分、时计数器 之间采用同步级连方式。开关Space可实现十二进制与二十四进制递增计数器的转换。敲击H和M键，可控制开关H和M实现时计数器和分计数器的校时。电路图见附页。用示波器检测集成电路555定时器与RC组成的多谐振荡器的输出信号波形和频率，555振荡器输出频率应为1HZ。将频率为1Hz即1秒信号分别送入“时”、“分”、“秒”计数器，用显示器检查计数器的工作情况，看计数器是否按设计的进制计数。敲击H和M键，观察校

12、时电路的功能是否满足校时要求。五、器件选择数码管显示器：四段数码管 6个十进制计数器：芯片74160 6个多输入与非门 4个 ，555定时器 1个，与门 2个47K 电阻 2个， 电容10F2个单刀双掷开关 3个 导线若干等。总结与致谢一、设计体会在此次的数字钟设计过程中,更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法.巩固了数字电子技术的知识，并在实践中得到体验，使我的思考动手能力得到提高。在连接十进制,六十进制的进位及二十四/十二进制的接法中,要求熟悉逻辑电路及其芯片各引脚的功能,那么在电路出错时便能准确地找出错误所在并及时纠正了.在设计电路中,往往是先仿真后连接实物

13、图,但有时候仿真和电路连接并不是完全一致的,例如仿真的连接示意图中,往往没有接高电平的16脚或14脚以及接低电平的7脚或8脚,因此在实际的电路连接中往往容易遗漏。还有仿真图和电路连接图还是有一定区别的.在设计电路的连接图中出错的主要原因都是接线和芯片的接触不良以及接线的错误所引起的.二 、致谢该课程设计离不开老师的指导和同学们的帮助，是他们帮助分析其中的细节问题才使得设计顺利的完成，在此对老师和同学们的帮助表示感谢！参考文献1康光华主编 电子技术基础数字部分（第四版），北京，高等教育出版社，2000，P254-2582闫 石主编 数字电子技术基础(第四版)，北京，高等教育出版社，19983王树坤主编 数字电子技术基础，北京，中国电力出版社，20053付家才主编 电子实验与实践，北京，高等教育出版社，20044周常森主编 电子电路计算机仿真技术，济南，山东科学技术出版社，20025李中波主编 电子设计与仿真技术，北京，机械工业出版社，2004