数字电子钟方案设计书.docx

1、数字电子钟方案设计书多功能数字电子钟的设计设计目的1、培养理论联系实际的正确设计思想，训练综合运用已经学过的理论和生产实际知识去分析和解决工程实际问题的能力。2、学习较复杂的电子系统设计的一般方法，提高基于模拟、数字电路等知识解决电子信息方面常见实际问题的能力。3、培养学生的独立思考及创新能力。设计要求 1、能显示时、分、秒的数字电子钟。2、采用LED数码管显示累计时间。3、校时功能：能快速校准“时”、“分”的功能，可以对时及分进行单独校时。4、整点报时功能。摘要 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，

2、因此得到了广泛使用，给人们的生活、学习、娱乐带来极大的方便。基于数字电子技术实现的数字钟主要包括五部分：秒脉冲产生电路、计数器电路、译码显示电路、校时电路和整点报时电路。秒脉冲电路用于为计数器电路提供一个1HZ的标准时钟信号。计数电路是两个六十进制计数器和一个二十四进制计数器。译码显示电路采用七段译码管直接显示。校时电路使用蜂鸣器跟三极管等器件构成，可根据标准时间进行校时。整点报时电路能在前十秒每隔一秒发出一次蜂鸣的声音。运用Protel99SE软件绘制了单元电路以及总体电路图；借助Multisim2001和Proteus 7 Professional仿真软件对单元电路进行了虚拟实验,达到实验

3、要求。电路之间的连接采用直接译码技术。具有电路结构简单、动作可靠、使用寿命长、更改设定时间容易、制造成本低等优点。 一、数字电子方案钟方析.1 1.1 引言.11.2 设计思想.11.3 设计方案11.3.1 基于分立元件的数字电子钟.11.3.2基于单片机编程的数字电子钟.21.3.3基于EDA技术的数字电子钟.21.3.4 三种方案比较及方案确定.3二、数字电子钟的电路设计.4 2.1 秒脉冲产生电路4 2.2时间计数电路.5 2.2.1 分、秒的计时电路.62.2.2 时的计时电路.72.3 译码显示电路.72.4 校时电路.92 .5 整点报时电路.10三、数字电子钟的整体电路及原理说

4、明.10 3.1 单元电路的级联.10 3.2 整体原理图.11 3.3 原理说明.11四、数字电子钟的仿真.11 4.1 秒脉冲产生电路仿真.12 4.2 秒、分、时电路仿真.12 4.3 校时电路仿真.13 4.4 整点报时电路仿真.15五、心得与体会.16参考文献.17附录一 数字电子钟总电路图18附录二 电路原件明细表.19一、数字电子钟方案分析随着电子技术的发展，在数字电子技术领域中，实现数字电子钟的方法和手段有很多种，本设计对其中的几种方案进行了设计与分析。1.1引言数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度,远远超过老式钟表, 钟表的数字化给人们生产生活带来了

5、极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、自动开启和关闭路灯、定时开关烘箱、通断动力设备、甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。1 .2设计思想石英晶体振荡器产生的高频高频送到分频器，分频电路将高频信号分成1Hz的方波基准信号。秒脉冲发生器产生频率稳定性很高的秒脉冲，秒脉冲被送到六十进制秒计数器计数，将计数结果送至秒的个位和秒的十位译码器，译码结果分别由两个七段数码管以十进制数形式显示来。当秒六十进制计数器累计到第59秒时，若再来一个秒脉冲，秒十位计数

6、器的清零信号就产生进位脉冲（分计数脉冲），同时，秒计数器的十位和个位都复位到零。分计数脉冲又被送到分六十进制计数器计数，经译码电路译码后数码管显示相应的分数。当计满59分59秒时，若再来一个秒脉冲，则分计数器便向时计数器送出时计数脉冲，同时，分、秒计数器均复位到零。时计数器是一个二十四进制计数器，当计数显示23时59分59秒时，若再来一个秒脉冲，则时、分、秒计数器都应回到零，并显示（00 00 00）表示已到达午夜零点，第二天开始继续计数。通过双刀双掷开关进入校时状态，分、时的电路里通过自动快速调整和手动调整实现校时功能；同时在对分钟校时的时候，最大分钟不向小时进位。利用组合逻辑，三极管、蜂鸣

7、器等器件构成整点报时电路达到设计要求。1.3设计方案1.3.1 基于分立元件的数字电子钟 时钟芯片采用集成逻辑电路设计的具有能实现秒脉冲产生功能，时、分、秒计时功能和校时功能以及整点报时功能，其原理框图如图1所示。具体实现方法：秒脉冲信号送到计数器中进行计数。根据计数的规律采用74LS161芯片分别设计两个60进制、一个24进制计数器。显示采用7448芯片驱动共阴极LED，实现时间的显示。校时采用手动和自动调整。利用组合逻辑产生的信号通过三极管放大，驱动蜂鸣器实现整点报时功能。1.3.2 基于单片机编程的数字电子钟在按键较少的情况下，采用独立式4个按键，经软件设计指定的I/O口（P1.0P1.

8、3）送出逻辑电平，控制数码管显示。根据数字电子钟的设计要求与原理以及特性，系统采用单片机AT89C52串口输出的形式来设计电路，使功能及效果更完美。其框图如图2所示。1.3.3 基于EDA技术的数字电子钟采用EDA作为主控制器控制外围电路进行电压、时钟控制、键盘和LED控制。此方案逻辑电路复杂，且灵活性较低，不利于各种功能及扩展，在对电路进行检测时比较困难。其框图如图3所示。图3 基于EDA技术的数字电子钟框图1.3.4 三种方案的比较及方案的确定 在设计过程中，方案的选择必须与实际情形联系起来，要从各个方面考虑设计的可行性，即不仅要考虑其先进性也要考虑其现实性，从多方面综合寻求最佳方案。在方

9、案的实施中，方案一简洁、灵活、可扩展性好，能完全达到设计要求；方案二的设计理念超过我们现在所学的内容，因此暂不考虑；方案三逻辑电路复杂，灵活性比较的低，并且不利于调试，也不适合选择。综上分析，我们选择第一种方案“基于分立式原件的数字电子钟”作为本次课程设计的最佳方案。 二、数字电子钟电路设计单元电路设计包括电路结构以及元器件的选择。元器件选择一般遵循的原则是：先“性能”、次“货源”、再“价格”、后“体积”。设计中，多查阅器件手册和有关的科技资料，熟悉常用的元器件的型号、性能及价格。关于集成电路与分立元件电路的选择问题，一般优选集成电路。设计中，需要对各组元件性能参数进行综合性分析，具体包括：考

10、虑到环境温度的变化和交流电网电压的波动等工作条件的影响时，计算参数时应按最不利的情形考虑；各元器件的实际工作电压、电流、频率、功耗等应在参数允许的范围内，并留有一定的裕量，一般可按1.5倍左右的余量来考虑，电阻值应尽可能选在1M范围以内，最大不应超过10M。无极性电容尽可能选在100pF至0.1F范围内，最大不超过1F。还有最后选定的电阻、电容值均应是手册上相近的标称系列值。在保证电路性能的前提下，尽可能减少元器件的品种，尽可能选择性价比高、体积小、易购买的元器件。2.1秒脉冲产生电路方案一：由集成电路定时器555与RC组成的多谐振荡器作为时间标准信号源。555与RC组成的多谐振荡器图用555

11、组成的脉冲产生电路: R1=15*103，R2=68*103，C=10F，则555所产生的脉冲的为:f=1.43/(R1+2*R2)*103*10*106=0.947Hz,而设计要求为1Hz,因此其误差为5.3%,精度不高时可用，而数字电子钟对秒脉冲的精度要求相当高，故不选用。方案二：石英晶体振荡器电路不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路，晶体振荡器电路给数字钟提供一个频率稳定准确的32768Hz的方波信号，是数字电子钟的核心部分，它的精度和稳定度决定了数字钟的质量。本设计采用的是石英晶体振荡器产生的脉冲，经过整形、分频获得1Hz的秒脉冲，典型电路如下图2.1.1所示

12、：CD4060是14位的二进制计数器。它内部有14级二分频，有两个反相器。RS（11脚）、RTC（10脚）CTC(9脚)分别为时钟输入、反向输出端、输出端。图中R45为反馈电阻（10100 Mom），目的是为CMOS反相器提供偏置，使其工作在放大状态。C1为温度特性校正电容，一般取2050Pf;C2是频率微调电容，取530pF。石英晶振采用32768 Hz晶振，若要得到1Hz的脉冲，则需要经过15级的二分频器完成（32768 Hz /215=1 Hz）。由于CD4060只能完成14级分频，故需要外加一级分频，采用74LS74双D触发器完成二分频，最终得到数字钟的脉冲输入1Hz信号。下图2.1.

13、3为CD4060引脚图，表2.1.2为其功能表。表2.1.3 CD4060功能表RSCTCRTCRESET功能0计数011复位2.2 时间计数电路时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器、时个位和时十位计数器构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，时个位和时十位计数器为24进制计数器。实现这两种模数的计数器采用中规模计数器74LS161，其引脚图如图2.2（1）所示，表2.2（2）为其功能表。表2.2（2） 74LS161功能表清0预置控制时钟预置数据输入输出EPETCPA3A2A1A0Q3Q2Q1Q00000010D3D2D1D0D3D2D1D0110保持110保持1111