EDA技术及应用实验报告完整版纯手打.docx

1、EDA技术及应用实验报告完整版纯手打EDA 技术及应用实验报告系 部：指导教师：学 号：姓 名：实验一 点亮 LED 设计一、实验目的通过此实验让用户逐步了解、 熟悉和掌握 FPGA 开发软件 QuartusII 的使用方法及 Verilog HDL 的编程方法。本实验力求以详细的步骤和讲解让读者以最快的方式了解 EDA 技术开发以及软件的使用，从而快速入门并激起读者对 EDA 技术的兴趣。二、实验内容SmartSOPC 实验箱上有 8 个发光二极管 LED18，并分别与 FPGA 的 50、5355、176 和 4749 引脚相连。本实验的内容是建立可用于控制 LED 亮/灭的简单硬件电路，

2、要求点亮 SmartSOPC实验箱上的 4 个发光二极管（ LED1、 LED3 、LED5 和 LED7 ）。三、实验原理FPGA 器件同单片机一样， 为用户提供了许多灵活独立的输入 /输出 I/O 口（单元）。FPGA 每个 I/O 口可以配置为输入、输出、 双向 I/O 、集电极开路和三态门等各种组态。作为输出口时， FPGA 的 I/O 口可以吸收最大为 24mA 的电流，可以直接驱动发光二极管 LED 等器件。所以只要正确分配并锁定引脚后，在相应的引脚上输出低电平 “ 0，”就可以实现点亮该发光二级管的功能。四、实验步骤1、启动 Quarters II 建立一个空白工程，命名为 le

3、d_test.qpf。然后分别建立图形设计文件，命名为 led_test.bdf，以及文本编辑文件 led1.v，将他们都添加进工程中。2、对工程进行设计。在 led1.v 中输入程序代码，并保存，进行综合编译，若在编译中发现错误，则找出并更正错误，直至编译成功为止。从设计文件中创建模块，由 led1.v 生成名为 led1.bsf 的模块符号文件。在 led_test.bdf 中任意空白处双击鼠标左键，将 symbol 对话框中 libraries ：project 下的 led1 模块添加到图形文件led_test.bdf 中，加入输入、输出引脚，双击各管脚符号，进行管脚命名。完整的顶层模

4、块原理图如下图所示。选择目标器件并进行引脚锁定。将未使用的管脚设置为三态输入。led1led7.0 OUTPUT led7.0inst3、设置编译选项并编译硬件系统。 将 led_test.bdf 设置为顶层实体。 对该工程文件进行全程编译处理。若在编译过程中发现错误，则找出并更正错误，直到编译成功为止。4、下载硬件设计到目标 FPGA。将产生的 led_test.sof 输出对 FPGA 进行配置。5、观察 LED 的状态。五、实验程序/利用连续赋值assign 语句实现module led1(led);/ 模块名led1output7:0 led;assign led =8b1010101

5、0;/ 定义输出端口、/ 输出 0xAAendmodule/利用过程赋值语句实现（暂时已屏蔽）/*module led1(led);/ 模块名led1output7:0 led;reg7:0 led;always/ 定义输出端口/ 定义寄存器/过程 1，无敏感变量beginled = 8b10101010;/输出0xAAendendmudule*/六、思考题写出使用 QuartusII 软件开发工程的完整的流程。实验二流水灯实验一、实验目的通过此实验让用户进一步了解、熟悉和掌握 CPLD/FPGA 开发软件的使用方法及 Verilog HDL 的编程方法。学习简单时序电路的设计和硬件测试。二、

6、实验内容本实验的内容是建立可用于控制 LED 流水灯的简单硬件电路，要求在SmartSOPC实验箱上实现 LED1LED8 发光二极管流水灯显示。三、实验原理1、在 LED1LED8 引脚上周期性的输出流水数据，如原来输出的数据是 11111100 则表示点亮 LED1 、 LED2 ，流水一次后，输出的数据应该为 11111000，而此时则应点亮 LED1LED3 三个 LED 发光二极管 ,就可以实现 LED 流水灯。为了观察方便，流水速率最好在 2Hz 左右。在 QuickSOPC 核心板上有一个 48MHz 的标准时钟源，该时钟脉冲 Clock 与芯片的 28 管脚相连。为了产生 2H

7、z 的时钟脉冲，在此调用了一个分频模块（ int_div 模块，位于光盘中 EDA_Component 目录下），通过修改分频系数来改变输出频，当分频系数为24x106 时，输出即为2Hz 的频率信号。2、Int_div 分频模块说明： int_div 模块是一个占空比为 50%的任意整数分频器。输入时钟为 clock，输出时钟为 clk_out。其中 F_DIV 为分频系数，分频系数范围为 12n (n=F_DIV_WIDTH) ， 若要 改 变 分 频 系 数， 改 变 参 数 F_DIV 和F_DIV_WIDTH 到相应范围即可。在本例中输入时钟为 48MHz ，要得到 2Hz 的信号，

8、所以分频系数为 48x106/2=24x106；对于分频系数为 24x106 的数需要一个25位宽的计数器即可。四、实验步骤1、启动 Quarters II 建立一个空白工程，命名为 led_water.qpf。2、新建 Verilog HDL 源程序文件 ledwater.v，输入程序代码并保存， 进行综合编译，若在编译中发现错误，则找出并更正错误，直至编译成功为止。3、从设计文件中创建模块，由 ledwater.v 生成名为 ledwater.bsf的模块符号文件。4、将光盘中 EDA_Component 目录下的 int_div.bsf 和 int_div.v 拷贝到工程目录。5、新建图

9、形设计文件命名为 led_water.bdf 并保存。在空白处双击鼠标左键，分别将 symbol 对话框中 libraries： project 下的 ledwater 和 int_div 模块放在图形文件led_water.bdf 中，加入输入、输出引脚，双击各管脚符号，进行管脚命名。双击 int_div的参数框，并修改参数，将 F_DIV 的值改为 24000000，F_DIV_WIDTH 的值改为25.完整的顶层模块原理图如下图所示。ParameterValueF_DIV24000000F_DIV_WIDTH 25int_divledwaterclockINPUTclockclk_out

10、clk led7.0OUTPUTled7.0VCCinst inst16、选择目标器件并进行引脚锁定。将未使用的管脚设置为三态输入。7、将 led_water.bdf 设置为顶层实体。对该工程文件进行全程编译处理。若在编译过程中发现错误，则找出并更正错误，直到编译成功为止。8、将产生的 led_water.sof输出对 FPGA 进行配置。9、更改分频模块（ int_div ）的分频系数，并重新编译下载，观察流水灯的变化。五、实验程序module ledwater (led,clk); output7:0 led; input clk;/ 模块名 ledwater/ 定义 LED 输出口/定义

11、时钟输入口reg8:0 led_r;/定义输出寄存器assign led = led_r7:0;always (posedge clk)/ 寄存器输出/在时钟上升沿触发进程beginled_r = led_r 1;if(led_r = 9d0)led_r = 9b111111111;/是，则输出左移一位/循环完毕吗？/ 是，则重新赋初值endendmodule六、思考题本实验顶层采用了图形输入的方式，若采用文本输入方式，如何编写顶层文件？写出相应程序。实验三 键盘、 LED 发光实验一、实验目的通过此实验让用户进一步了解、熟悉和掌握 CPLD/FPGA 开发软件的使用方法及 Verilog H

12、DL 的编程方法，熟悉以 Verilog HDL 文件为顶层模块的设计。学习和体会分支条件语句 case的使用方法及 FPGA I/O 口的输出控制。二、实验内容SmartSOPC实验箱上有 8 个发光二极管 LED18 和 8 个按键 KEY1KEY8 。本实验的内容要求在 SmartSOPC 实验箱上完成对 8 个按键 KEY1KEY8控，一旦有按键输入判断其键值，并点亮相应的发光二极管，如若 KEY3进行监按下，则点亮LED1LED3发光二极管。三、实验原理FPGA 的所有 I/O 控制块允许每个 I/O 口引脚单独配置为输出口， 不过这种配置是系统自动完成的，一旦该 I/O 口被设置为

13、输入口使用时（如定义 key0 为输入引脚：input key0；）该 I/O 控制模块将直接使三态缓冲区的控制端接地， 使得该 I/O 口引脚对外呈高阻态，这样该 I/O 口引脚即可用作专用输入引脚。只要正确分配并锁定引脚后， 一旦在 KEY1KEY8 中有按键输入， 在检测到键盘输入的情况下，继续判断其键值并做出相应的处理。四、实验步骤1、启动 Quarters II 建立一个空白工程，命名为 keyled.qpf。2、新建 Verilog HDL 源程序文件 keyled.v，输入程序代码并保存，进行综合编译，若在编译中发现错误，则找出并更正错误，直至编译成功为止。3、选择目标器件并进行

14、引脚锁定。将未使用的管脚设置为三态输入。4、对该工程文件进行全程编译处理。若在编译过程中发现错误，则找出并更正错误，直到编译成功为止。5、将产生的 keyled.sof 输出对 FPGA 进行配置。按下不同按键观察 LED 发光管的状态。五、实验程序module keyled(key,led);/模块名 keyledinput7:0key;/定义键盘输入口output7:0led;/定义发光管输出口reg7:0led_r;/定义寄存器reg7:0buffer_r;assign led = led_r;/输出键值always(key)/过程 1beginbuffer_r = key;/读取键值c

15、ase(buffer_r)8b11111110:led_r = 8b11111110; / 是键 KEY1 ，则给寄存器赋值0xfe8b11111101:led_r = 8b11111100; / 是键 KEY2 ，则给寄存器赋值0xfc8b11111011:led_r = 8b11111000; / 是键 KEY3 ，则给寄存器赋值0xf88b11110111:led_r = 8b11110000; / 是键 KEY4 ，则给寄存器赋值0xf08b11101111:led_r = 8b11100000; / 是键 KEY5 ，则给寄存器赋值0xe08b11011111:led_r = 8b1

16、1000000; / 是键 KEY6 ，则给寄存器赋值0xc08b10111111:led_r = 8b10000000; / 是键 KEY7 ，则给寄存器赋值0x808b01111111:led_r = 8b00000000; / 是键 KEY8 ，则给寄存器赋值0x00default: led_r = 8b11111111; / 否则给寄存器赋值 0xff endcaseendendmodule六、思考题能否用 if 语句改写本实验程序？如果能，写出相应程序。实验四 静态数码管显示实验一、实验目的学习 7 段数码管显示译码器的设计，进一步了解、熟悉和掌握 FPGA 开发软件 Quartus

17、 II 的使用方法及 Verilog HDL 的编程方法，学习 LPM 兆功能模块的调用。二、实验内容SmartSOPC实验箱上有 2 个 4 位动态共阳极数码管 LED12 和 LED13 。其中 8 个位码 DIG0DIG7 和 8 位段码 SEG0SEG7分别与 FPGA 相应的引脚相连。这样，只要 DIG0DIG7 上一直输出低电平 “ 0，”则 8 个数码管将显示相同的数码 （因为 8个 LED 数码管的段码线分别接到了同一引脚上） ，这样 8 位动态的 LED 数码管就变成了静态的 LED 。本实验的内容是建立 7 段译码显示模块，用于控制 LED 数码管的静态显示。要求在 Sma

18、rtSOPC实验箱上的数码管依次显示 09 和 AF16 个字符。三、实验原理数码管 LED 显示是工程项目中使用较广的一种输出显示器件。 常见的数码管有共阴和共阳 2 种。共阴数码管是将 8 个发光二极管的阴极连接在一起作为公共端，而共阳数码管是将 8 个发光二极管的阳极连接在一起作为公共端。公共端常被称作位码，而将其他的 8 位称作段码。数码管有 8 个段分别为： h、g、f、e、d、c、b 和 a（ h 为小数点），只要公共端为高电平 “ 1，”某个段输出低电平 “ 0则”相应的段就亮。本实验通过分频模块 int_div 分频得到 1Hz 的频率信号，加载于 4 位计数器的时钟输入端，计

19、数循环输出 09、AF16 个数。最后通过七段译码模块译码后在数码管上显示出来。四、实验步骤1、启动 Quarters II 建立一个空白工程，命名为 sled.qpf。2、新建 Verilog HDL 源程序文件 decl7s.v，输入程序代码并保存，进行综合编译，若在编译中发现错误，则找出并更正错误，直至编译成功为止。3、从设计文件中创建模块，由 decl7s.v 生成名为 decl7s.bsf的模块符号文件。4、将光盘中 EDA_Component 目录下的 int_div.bsf 和 int_div.v 拷贝到工程目录。5、添加 4 位计数器兆功能模块。6、新建图形设计文件命名为 sl

20、ed.bdf 并保存。在空白处双击鼠标左键，分别将 symbol 对话框中 libraries： project 下的 counter、decl7s 和 int_div 模块放在图形文件 sled.bdf 中，在 symbol 对话框中 Name：输入 gnd，添加 gnd 符号。加入输入、输出引脚，双击各管脚符号， 进行管脚命名。 双击 int_div 的参数框，并修改参数，将 F_DIV 的值改为 48000000，F_DIV_WIDTH 的值改为 26。完整的顶层模块原理图如下图所示。Parameter ValueF_DIV 48000000OUTPUT dig7.0F_DIV_WIDT

21、H 26GND数码管位码输出int_divcounterdecl7sclockINPUTup counterclockclk_outclockOUTPUTseg7.0VCCd3.0seg7.0q3.0inst数码管段码输出inst2inst17、选择目标器件并进行引脚锁定。将未使用的管脚设置为三态输入。8、将 sled.bdf 设置为顶层实体。对该工程文件进行全程编译处理。若在编译过程中发现错误，则找出并更正错误，直到编译成功为止。9、将产生的 sled.sof 输出对 FPGA 进行配置。观察 LED 显示状态。五、实验程序module decl7s(d,seg); / 模块名 decl7s

22、input3:0 d; / 输入 4 位二进制码output7:0 seg; / 七段译码输出reg7:0 seg_r; / 定义数码管输出寄存器assign seg = seg_r; / 输出数码管译码结果always (d)begincase(d) /七段译码4h0:seg_r = 8hc0;4h1:seg_r = 8hf9;4h2:seg_r = 8ha4;4h3:seg_r = 8hb0;4h4:seg_r = 8h99;4h5:seg_r = 8h92;4h6:seg_r = 8h82;4h7:seg_r = 8hf8;4h8:seg_r = 8h80;4h9:seg_r = 8h9

23、0;4ha:seg_r = 8h88;4hb:seg_r = 8h83;4hc:seg_r = 8hc6;4hd:seg_r = 8ha1;4he:seg_r = 8h86;4hf:seg_r = 8h8e;/ 显示/ 显示/ 显示/ 显示/ 显示/ 显示/ 显示/ 显示/ 显示/ 显示/ 显示/ 显示/ 显示/ 显示/ 显示/ 显示0123456789abcdefendcaseendendmodule六、思考题1.本实验采用的是共阳极数码管， 若采用共阴极数码管， 有什么不同？2.如何显示 HHHHHHHH 和 PPPPPPPP?实验五 动态数码管显示实验一、实验目的学习动态扫描显示的原理及

24、电路的设计。二、实验内容本实验的内容是建立数码管动态扫描显示模块，具体内容如下：1、在 SmartSOPC实验箱上完成 LED 数码管的动态显示 “ 18”8个数字；2、放慢扫描速度演示动态显示的原理过程。三、实验原理一个 FPGA 的片子如果带动多个（比如说 8 个）数码管，选用静态显示的话，管脚很容易不够用，于是大多采用动态显示的方式。本次采用共阳极的数码管，其中每个数码管的 8 个段： h、g、f 、e、 d、 c、 b 和 a（h 为小数点）都分别连接到 SEG0SEG7，8 个数码管分别由 8 个选通信号 DIG0DIG7 来选择。被选通的数码管显示数据，其余关闭。如果在某一时刻DI

25、G2为低电平“0”，其余选通信号为高电平“1”，这时仅DIG2对应的数码管显示来自段码信号端的数据，其余7个数码管呈现关闭状态。根据这种电路状态，如果希望8 个数码管显示希望的数据，就必须使得 8 个选通信号 DIG0DIG7 分别被单独选通，并在此同时，在段信号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的扫描就能实现扫描显示的目的。 虽然每次只有一个 LED 显示，但只要扫描显示速率足够快，由于人的视觉余辉效应，使我们仍会感觉所有的数码管都在同时显示。四、实验步骤1、启动 Quarters II 建立一个空白工程，命名为 dled.qpf。2、新建 Verilog HDL 源

26、程序文件 scan_led.v，输入程序代码并保存， 进行综合编译，若在编译中发现错误，则找出并更正错误，直至编译成功为止。3、从设计文件中创建模块，由 scan_led.v生成名为 scan_led.bsf的模块符号文件。4、将光盘中 EDA_Component 目录下的 int_div.bsf 和 int_div.v 拷贝到工程目录。5、添加常量兆功能模块。6、新建图形设计文件命名为 dled.bdf 并保存。在空白处双击鼠标左键，分别将symbol 对话框中 libraries：project 下的 constant、scan_led和 int_div 模块放在图形文件 dled.bdf

27、 中，加入输入、输出引脚，双击各管脚符号，进行管脚命名。双击int_div 的参数框，并修改参数，将 F_DIV 的值改为 48000， F_DIV_WIDTH 的值改为 16。完整的顶层模块原理图如下图所示。int_divParameterValueclockINPUTF_DIV48000clockclk_outF_DIV_WIDTH16VCCinstscan_ledclk_1kdig7.0OUTPUTdig7.0constantd31.0seg7.0OUTPUTseg7.030541989632inst1inst27、选择目标器件并进行引脚锁定。将未使用的管脚设置为三态输入。8、将 dle

28、d.bdf 设置为顶层实体。对该工程文件进行全程编译处理。若在编译过程中发现错误，则找出并更正错误，直到编译成功为止。9、将产生的 sled.sof 输出对 FPGA 进行配置。观察 LED 数码管上的数字是否为“ 12345678”，然后把分频模块的参数改为 F_DIV:24000000，F_DIV_WIDTH:25 ，再重新编译下载， 观察这次 LED 数码管上的显示数据， 可以看到数据 “ 12345678”动起来了，这正是动态扫描的方法和过程。五、实验程序module scan_led(clk_1k,d,dig,seg); input clk_1k;input31:0 d;output7:0 dig;output7:0 seg;reg7:0 seg_r;reg7:0 dig_r;reg3:0 disp_dat;reg2:0count;assign dig