大学数字逻辑复习.docx

1、大学数字逻辑复习第0章 绪论一、模拟信号模拟量：时间和数值连续变化的物理量。模拟信号：模拟量的电信号。模拟电路：工作在模拟信号下的电路。二、数字信号数字量：时间和数值不连续变化的物理量。数字信号：数字量的电信号。数字电路：工作在数字信号下的电路。模拟信号与数字信号的区别：含义工作任务三极管工作状态电路元件基本电路模拟信号连续大小相位失真放大区三极管场效应管集成运放信号放大与运算信号处理信号发生数字信号离散逻辑关系饱和区或截止区逻辑门电路触发器组合逻辑电路时序逻辑电路模数转换器第1章 逻辑函数1.1 数制与数制转换一、数的表示法（一）十进制含义：以10为基数的计数体制，如：09。（二）二进制含义

2、：以2为基数的计数体制，如：0和1。（三）八进制含义：以8为基数的计数体制，如：07。（四）十六进制含义：以16为基数的计数体制，如：09、A(10)、B(11)、C(12)、D(13)、E(14)、F(15)。数制小结：数码基数位权表示形式十进制数091010iD=ki10i二进制数0122iD=ki2i八进制数0788iD=ki8i十六进制数09及AF1616iD=ki16i基数：数码个数。位权：不同数位上数值大小的一个固定常数。不同数制对照表：十进制二进制八进制十六进制012345678900000001001000110100010101100111100010011010101111

3、00110111101111012345670123456789ABCDEF二、数制转换（一）二进制数转换成十进制数法：整数部分从右往左(幂计0) 小数部分从左往右(幂计-1) 按权展开求和例子：例1.1.1（二）十进制数转换成二进制数法：整数部分除2，余数从下往上排列 小数部分乘2，乘积整数部分从上往下排列例子：例1.1.3和例1.1.4（三）二进制数转换成十六进制数法：整数部分从右往左4位二进制 等值十六进制 小数部分从左往右4位二进制 等值十六进制 不足4位补0（四）十六进制数转换成二进制数法：十六进制 等值4位二进制例子：例1.1.7（五）二进制数转换成八进制数法：整数部分从右往左3位

4、二进制 等值八进制 小数部分从左往右3位二进制 等值八进制 不足3位补0例子：例1.1.6（六）八进制数转换成二进制数法：八进制 等值3位二进制数制转换小结：R进制数转换成十进制数：将R进制数按权展开求和十进制数转换成R进制数：整数部分除R取余数(下至上)；小数部分乘R取乘积整数部分(上至下)二进制与R进制互转：3位二进制数对应1位八进制数；4位二进制数对应1位十六进制数三、算术、逻辑运算算术运算：当用两个数码表示两个数值时进行数值运算。逻辑运算：当二进制数码0和1表示逻辑状态时按某种因果关系进行运算。四、编码（一）二-十进制编码含义：用4位二进制码表示一个十进制数，简称BCD码。分类：有权码

5、和无权码 有权码：二进制码中的各位数码都有固定的位权值。 无权码：二进制码中的各位数码没有固定的位权值。8421码：4位二进制码从高到低的权依次为8、4、2、1。 2421码：4位二进制码从高到低的权依次为2、4、2、1。 5121码：4位二进制码从高到低的权依次为5、4、5、1。余3码：8421码加0011。 余3格雷码：某十进制数加3对应的格雷码。右移码：右边4位由前一码组右移一位，最左一位由前一码组最右一位取反。（二）二进制编码含义：用n位二进制码来表示m个特定信息，2nm。1. 格雷码含义：设二进制码B=Bn-1Bn-2Bi+1BiB1B0 格雷码G=Gn-1Gn-2Gi+1GiG1G

6、0转换后的格雷码为Gn-1=Bn-1 Gi=Bi+1Bi特点：任意两个相邻的格雷码仅有一位不同；十进制数2n-1的格雷码第n位为1，其余位为0；2. 奇偶校验码含义：n位信息位和1位校验位P组成。分类：奇校验和偶校验 奇校验：P的取值使奇偶校验码中“1”的个数为奇数。 偶校验：P的取值使奇偶校验码中“1”的个数为偶数。 特点：编码简单、编码电路和检测电路简单；只能查奇错，不能查偶错，不能错误定位和纠正错误；1.2 逻辑函数1.4 几种常用的复合逻辑及逻辑门一、基本逻辑（一）基本逻辑与：Y=AB，见0出0，全1出1或：Y=A+B，见1出1，全0出0非：Y=A，0则1，1则0（二）复合逻辑与非：Y

7、=AB，全1出0，见0出1或非：Y=A+B，全0出1，见1出0与或非：Y=AB+CD异或：Y=AB，相同为0，相异为1同或：Y=AB，相同为1，相异为0二、常用公式三、运算规则代入规则：F：G替代所有A，等式仍成立。反演规则：F：+，01，原变量反变量例子：例1.2.2对偶规则：F：+，01例子：例1.2.31.3 逻辑函数的标准型一、两种标准形式（一）最小项及标准与或式最小项：n个变量组成的与项，若每一个变量都以Ai或/Ai的形式出现一次且仅一次，则是最小项。标准与或式：最小项的逻辑加构成的逻辑函数式。性质：只有一个最小项的值为1，其余为0；全部最小项之和为1；（二）最大项及标准或与式最大项

8、：n个变量组成的或项，若每一个变量都以Ai或/Ai的形式出现一次且仅一次，则是最大项。标准或与式：最大项的逻辑乘构成的逻辑函数式。性质：只有一个最大项的值为0，其余为1；全部最大项之积为0；（三）最小项与最大项的关系相同编号的最小项和最大项互补：mi=/Mi Mi=/mi二、逻辑函数转换成标准型（一）真值表例子：例1.3.1标准与或式：F=1的最小项之和标准或与式：F=0的最大项之积（二）公式A+/A=1 A/A=0例子：例1.3.21.5 逻辑函数的简化一、公式化简含义：运用逻辑代数的定理、公式和运算规则对逻辑函数进行等式变换，使逻辑式为最简式。最简式：与或式、或与式与或式：与项个数最少、变

9、量个数最少或与式：或项个数最少、变量个数最少例子：例1.5.1 例1.5.2 例1.5.3 例1.5.4 例1.5.5 例1.5.6二、卡诺图化简（一）卡诺图卡诺图/真值图：将真值表改用格图表示，使最小项相邻排列。（图1.5.1 图1.5.2）特点：上下边界、左右边界、以对称轴对称的位置、几位置相邻的最小项均为逻辑相邻最小项。（如：m0和m4、m1、m2、m8）变量位置按从高到低、先行后列的顺序排列，影响最小项编号。（如：A、B、C、D）变量取值1为原变量，取值0为反变量。（二）作卡诺图法：最小项填1，不包含的最小项填0。例子：例1.5.7 （三）化简逻辑函数1. 合并规则两项：消去一个变量，

10、保留公因子四项：消去两个变量，保留公因子八项：消去三个变量，保留公因子十六项：消去四个变量，1结论：2i个项合并成一项，消去i个变量，保留公因子2. 化简步骤逻辑函数变换成与或式画卡诺图画圈合并公因子相加注意：(1)孤立的单格单独画圈(2)圈“1”须是2i个(3)圈的数量少、围大、可重复包围、但圈需有新的最小项(4)某个最小项被其它圈分别包围，则是多余圈需消除(5)不能遗漏任一个最小项例子：例1.5.9 例1.5.10 例1.5.12 例1.5.13 3. 含无关项的逻辑函数化简含无关项的逻辑函数：n个变量的逻辑函数不是2n个最小项都为0或1，其中一部分有确定值，另一部分无确定值。F=m+：无

11、关项，包含约束项和任意项，用表示，“1”或“0”，包围圈须含最小项，不能全是无关项。例子：例1.5.14第3章 组合逻辑电路3.1 组合逻辑电路的设计3.2 组合逻辑电路的分析数字电路的分类：组合逻辑电路、时序逻辑电路组合逻辑电路：任意时刻的输出取决于该时刻输入状态，与之前状态无关。特点：电路由逻辑门构成，不含记忆元件。输出无反馈到输入回路。一、组合逻辑电路的设计设计步骤：依据设计要求列出真值表；写出最简逻辑表达式；依据提供的器件类型进行函数表达式的变换；画逻辑图。例子：例3.1.1 例3.1.2 例3.1.3二、组合逻辑电路的分析分析步骤：写出电路的逻辑函数表达式；简化逻辑函数，求出最简逻辑

12、函数或列真值表；描述电路的逻辑功能。例子：例3.2.1 例3.2.2 3.3 编码器一、二进制编码器（一）普通编码器含义：编码器只能对一个输入信号进行编码，或为高电平或为低电平。（二）优先编码器含义：允同时输入两个以上的编码信号，但只对其中优先权最高的一个进行编码。74LS148：/QEX：扩展输出端。电路工作/IS=0且有编码输入：/QEX=0 /QS：选通输出端。电路工作/IS=0且无编码输入：/QS=0 /QC、/QB、/QA：输出端 /IS：使能输入端。/IS=1，禁止编码、/IS=0，允编码 /I7/I0：输入端例子：图3.3.43.4 译码与译码器新课导入：译码是编码的逆操作，把二

13、进制代码转换成高或低电平信号输出。实现译码功能的逻辑电路为译码器。译码器也是数据分配器，即将单个数据由多路端口输出。译码器分类：二进制译码器、十进制译码器、显示译码器。数据分配器：原理：1根输入线、n根地址线/控制线、2n根输出线，称1-2n路数据分配器。含义：将公共数据线上的数据按地址代码送到不同数据线上的逻辑电路。一、二进制译码器含义：译码器的输入二进制代码为n位，输出的信号个数为2n，也称n-2n线译码器。（一）3-8线译码器G1=0或/G2A+/G2B=1，禁止译码，/Yi=1G1=0或/G2A+/G2B=0，允译码，/Yi=/mi（输出对应输入最小项的非）（二）4-16线译码器图见P

14、PT例子：例3.4.1 例3.4.2二、十进制译码器含义：译码器的输入是8421BCD码，输出为10个端口，也称4-10线译码器。译码器拒绝“翻译”，具有拒绝非法码的功能。例子：例3.4.3三、显示译码器含义：将译码输出的高低电平显示成0-9、字母、图案，这需要显示器件，而驱动显示器件的译码器为显示译码器。（一）半导体数码管构成：7个发光二极管构成一个“8”。分类：共阴极、共阳极。（二）显示译码器含义：输入为8421BCD码，输出为a-g7个高低电平信号，又称4-7线译码器或代码转换器。/LT：a-g=1，数码管显示“8”，译码时加高电平。/RBI：输入0000，输出a-g=0，熄灭显示的“0

15、”。/BI：无论输入状态如，数码管全灭。/RBO：/RBO=LT/RBI/A3/A2/A1/A0，熄灭本应显示的“0”。例子：3.5 加法器&比较器一、加法器（一）半加器含义：不考虑低位的进位，将两个1位的二进制数相加。Si=AiBi Ci=AiBi（二）全加器含义：考虑来自低位的进位，将两个1位二进制数及低位的进位相加。Si=AiBiCi-1 Ci=AiBi+(AiBi)Ci-11. 串行进位加法器原理：Ai和Bi并行相加，产生的进位由低到高位逐级传递。特点：结构简单、运算速度慢。2. 超前进位加法器原理：进位信号与Gi、Pi有关，即进位信号只与Ai和Bi有关。优点：可以并行产生，实现快速进

16、位。例子：图3.5.6 图3.5.7二、比较器含义：比较一位或多位二进制数大小的电路。（一）1位数值FAB=AB FAB、SAB、EA=B应该接001。例子：图3.5.10 图3.5.113.6 数据选择器数据选择器：根据输入地址码的不同，从多路输入数据中选择一路数据输出的电路。一、双4选1数据选择器W=(/A1/A0D0+/A1A0D1+A1/A0D2+A1A0D3)/S二、8选1数据选择器W=(/A2/A1/A0D0+/A2/A1A0D1+/A2A1/A0D2+/A2A1A0D3+A2/A1/A0D4+A2/A1A0D5+A2A1/A0D6+A2A1A0D7)/S例子：图3.6.4 例3.

17、6.1 例3.6.2 例3.6.3 例3.6.4 图3.6.93.8 组合逻辑电路中的竞争冒险一、产生的原因F=A/A，1冒险F=A+/A，0冒险竞争：多个信号经不同路径到达某一点有时间差。冒险：竞争导致电路产生暂时的错误的输出。二、消除的法引入选通脉冲：电路稳定后再对输入信号的逻辑值取样增加冗余项：相邻项画圈例子：例3.8.1 例3.8.2第4章 触发器4.1 RS触发器一、基本RS触发器（一）电路结构Qn：时钟脉冲出现之前的状态（原状态），称现态。Qn+1：时钟脉冲出现之后的状态（新状态），称次态。（二）逻辑功能/S=1，/R=0：Q=0，置0态或复位/S=0，/R=1：Q=1，置1态或置

18、位/S=1，/R=1：Qn+1=Qn，保持原态（记忆功能）/S=0，/R=0：Qn+1=/Qn+1=1，禁态（当/S=/R=0变为/S=/R=1时，触发器状态不确定）（三）特点输入端状态直接影响输出端状态，无统一CP控制。二、时钟RS触发器（一）电路结构（二）逻辑功能1. CP=0Qn+1=Qn2. CP=1S=0，R=0，Qn+1=QnS=0，R=1，Qn+1=0S=1，R=0，Qn+1=1S=1，R=1，Qn+1=CP=1：Qn+1=S+/RQ SR=0例子：图4.1.6（三）特点CP=0时，输出状态保持不变；CP=1时，输出状态随输入状态而改变。CP=1时，触发器多次翻转，即空翻、次态不

19、确定。4.2 JK触发器一、主从JK触发器（一）电路结构解决RS=0（J、K不存在约束条件）（二）逻辑功能当J=0，K=0时，Qn+1=Qn，不变当J=0，K=1时，Qn+1=0，置0当J=1，K=0时，Qn+1=1，置1当J=1，K=1时，Qn+1=/Qn，取反例子：图4.2.4（三）一次翻转和特点含义：CP=1时，J出现干扰脉冲由01，Q=01。特点：解决了主从RS触发器的约束问题，但抗干扰能力弱。二、边沿JK触发器（一）电路结构由时钟控制门和基本RS触发器组成。（二）逻辑功能1. CP=0Qn+1=Qn2. CP=01Qn+1=Qn3. CP=10Qn+1=S+/RQ=JQ+/KQJ=0

20、，K=0，不变J=0，K=1，置0J=1，K=0，置1J=1，K=1，取反（三）特点边沿JK触发器解决了主从JK触发器一次变化问题，提高了触发器的抗干扰能力。4.3 D触发器一、维持阻塞D触发器（一）电路结构/SD：异步置位端/RD：异步复位端触发式：CP上升沿触发（二）逻辑功能当CP=0时，Qn+1=Qn当CP=01，D=0时，Qn+1=0（置0），Q4至门6输入端的连线称为置0维持线，Q6至门5输入端的连线称为置1阻塞线当CP=01，D=1时，Qn+1=1（置1），Q3至门5输入端的连线称为置1维持线，Q3至门4输入端的连线称为置0阻塞线所以，CP上升沿：Qn+1=D例子：图4.3.3（三

21、）特点克服空翻、抗干扰能力比主从JK触发器强二、CMOS正边沿D触发器特点：抗干扰能力比维持阻塞D触发器更强4.4 T和T触发器一、T触发器CP作用后：T=0时，状态保持不变，Qn+1= Qn T=1时，状态翻转，Qn+1= /Qn所以，Qn+1= /TQn+T/Qn二、T触发器每来一个CP脉冲，触发器状态就翻转一次，翻转次数即CP脉冲的个数所以，Qn+1= Qn4.5 集成触发器注意问题一、触发器的选用基本RS触发器：无统一CP时钟RS触发器：有空翻主从RS触发器：有约束条件主从JK触发器：抗干扰能力弱二、画时序图的步骤时序图：CP、输入信号、Qn+1之间对应关系的波形图。以CP作用沿为基准

22、划分时间沿到来前为现态，作用沿到来后为次态。每个CP作用沿到来后，根据触发器的逻辑功能确定次态，主从JK在CP下跳沿翻转，维持阻塞D在CP上跳沿翻转，CMOS正边沿型JK和D在CP上跳沿翻转。/SD和/RD不受CP的控制，有异步置1和异步清零的功能。三、触发器的脉冲工作特性建立时间tset：CP脉冲有效沿到来之前，输入信号必须保持稳定的时间。保持时间tH：CP脉冲有效沿到来之后，输入信号必须保持的时间。传输延迟时间tCPLH和tCPHL：输出端从0变为1所需延时称为tCPLH。输出端从1变 0所需延时称为tCPHL。维持时间tCPH和tCPL：CP脉冲高电平必须保持的时间称为tCPH。CP脉冲

23、低电平必须保持的时间称为tCPL。第5章 时序逻辑电路5.1 时序逻辑电路概述一、基本概念特点：由触发器和组合电路构成具有记忆功能的电路。 组合电路至少有一个输出反馈到存储电路的输入端，存储电路的输出至少有一个是组合电路的输入，同其它外输入共同决定电路的输出。二、分类按触发时间：同步时序逻辑电路、异步时序逻辑电路。按电路输出状态：mealy、moore。按逻辑功能：寄存器、移位寄存器、计数器、序列信号发生器。三、描述法输出程、激励程、次态程5.2 同步时序电路的设计一、设计步骤画状态图或状态表：确定输入/输出变量，电路状态数目r状态化简：合并相同状态。状态编码：2k-1VR1且VI2VR2：TD导通，Vo=0VI1VR2：TD和Vo输出状态不变VI1VR1且VI2VR1且VI2VR2：TD截止，Vo=1二、555定时器构成施密特触发器（一）工作原理1输入信号VI从0逐渐升高的过程VIVCC/3：输出高电平VCC/3VI2VCC/3：输出低电平2输入信号VI从VI 2VCC