四路抢答器.docx

1、四路抢答器北 华 航 天 工 业 学 院EDA技术综合设计课程设计报告报 告 题 目： 竞赛抢答器设计 作者所在系部： 电子工程系 作者所在专业： 电子信息工程 作者所在班级： 作 者 姓 名 ： 指导教师姓名： 胡辉 完 成 时 间 ： 2010-12-11 内 容 摘 要抢答器是为智力竞赛参赛者答题时进行抢答而设计的一种优先判决器电路，竞赛者可以分为若干组，抢答时各组对主持人提出的问题要在最短的时间内做出判断，并按下抢答按键回答问题。当第一个人按下按键后，则在显示器上显示该组的号码，同时电路将其他各组按键封锁，使其不起作用。若抢答时间内无人抢答，警报器发出警报。回答完问题后，由主持人将所有

2、按键恢复，重新开始下一轮抢答。因此要完成抢答器的逻辑功能，该电路至少应包括抢答锁存模块、计时模块（包含分频模块）、选择控制，报警器和译码模块组成。关键词：抢答锁存 计时 分频 数据选择 译码 报警目 录一、概述 1二、方案设计与论证 1三、单元电路设计 23.1 抢答锁存模块 23.2 计时模块 33.3 计时分频模块 53.4 数据选择模块 63.5 报警模块 83.6 译码模块 93.7 主电路连线图 103.8锁定管脚图 11四、器件编程与下载 11五、性能测试与分析 11六、实验设备 11七、心得体会 12八、参考文献 12课程设计任务书课题名称竞赛抢答器设计完成时间指导教师职称学生姓

3、名班级总体设计要求和技术要点设计要求：1.抢答器同时供4名选手或4个代表队比赛，分别用4个按钮S0 S3表示。2.设置一个复位开关RST，该开关由主持人控制。3抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并在LED数码管上显示，同时扬声器发出报警声响提示。选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。4. 抢答器具有定时抢答功能，且一次抢答的时间由主持人设定（如30秒）。当主持人启动“RST”键后，定时器进行减计时，同时扬声器发出短暂的声响，声响持续的时间0.5秒左右。5. 如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示0

4、0。技术要点：1、实现封锁功能； 3、总程序的编译、仿真、打包并下载到实验箱。工作内容及时间进度安排工作内容：1、编程、仿真、打包、编辑总程序，编译。2、下载到实验箱，验证结果。进度安排：15周周四到周五上机调试程序。 15周周六下载验证，教师验收。课程设计成果1与设计内容对应的软件程序 2课程设计报告书一、概述 抢答器主要由抢答锁存模块、计时模块、分频模块、数据选择控制模块，报警器和译码模块组成。在整个抢答器中最关键的是如何实现抢答锁存，在控制键按下的同时计数器倒计时显示有效剩余时间。除此之外，整个抢答器还需有一个使能信号和一个归零信号，以便抢答器能实现公平抢答和停止。抢答器共有3个输出显示

5、，选手代号、计数器的个位和十位，他们输出全都为BCD码输出，这样便于和显示译码器连接。当主持人按下控制键、选手按下抢答键或倒计时到时蜂鸣器短暂响起。二、方案设计与论证将该任务分成六个模块进行设计，分别为：抢答器锁存模块、抢答器计时模块、计时分频模块、译码模块、数选模块、报警模块。1、 抢答锁存模块：在这个模块中主要实现抢答过程中的抢答功能，当抢答开始后，当有一路抢答按键首先按下时，将其余各路抢答封锁的功能。其中有四个抢答信号S3.0；时钟信号CLK；复位RST；警报信号T；输出信号XUANSHOU3.0。2、 抢答器计时模块：在这个模块中主要实现抢答过程中的计时功能，在有抢答开始后进行30秒的

6、倒计时，并且在30秒倒计时后无人抢答显示超时并报警。其中有抢答时钟信号CLK；系统复位信号RST；抢答使能信号STOP；无人抢答警报信号WARN；计时十位和个位信号SW3.0，GW3.0。3、 计时分频模块：抢答器计时模块中需要一个1Hz的CLK2频率信号，根据试验箱实际情况，无法自身发生1Hz信号，所以需要添加一个分频器来获得合适的CLK2信号。4、 数据选择模块：在这个模块中主要实现抢答过程中的数据输入功能，输入信号A3.0、B3.0、C3.0；计数输出信号S1.0；数据输出信号Y3.0；计数脉冲CLK，实现A、B、C按脉冲轮流选通，在数码管上显示。5、 报警模块：在这个模块中主要实现抢答

7、过程中的报警功能，当主持人按下控制键，有限时间内无人人抢答或是计数到时蜂鸣器开始报警，有效电平输入信号I；状态输出信号Q；计数脉冲CLK。6、 译码模块：在这个模块中主要实现抢答过程中将BCD码转换成7段的功能。三、单元电路设计3.1 抢答锁存模块 1、VHDL源程序library ieee;use ieee.std_logic_1164.all;entity qdjb isport( clk,rst:in std_logic; s: in std_logic_vector(3 downto 0); t:out std_logic; xuanshou: out std_logic_vector

8、(3 downto 0);end qdjb;architecture one of qdjb issignal so:std_logic_vector(3 downto 0);beginprocess(clk,s)begin if rst=0 then so=0000; elsif clkevent and clk=1 then if so=0000 then if s/=1111 then so=not(s); end if; end if; end if; txuanshouxuanshouxuanshouxuanshouxuanshou=0000; end case;end proces

9、s;end one;2、仿真图3.2 计时模块1、VHDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity js is port(clk,rst,stop:in std_logic; warn:buffer std_logic; sw,gw:buffer std_logic_vector(3 downto 0);end js;architecture one of js issignal co:std_logic;beginp1:process(co,rst,stop,sw) b

10、egin if stop=1 or rst=0 then sw=0010; elsif coevent and co=1 then if sw=0000 then sw=0000; else sw=sw-1; end if; end if;end process p1;p2:process(clk,rst,stop,co,gw,sw) begin if stop=1 or rst=0 then gw=0000; elsif clkevent and clk=1 then co=0; if gw=0000and sw=0000 then gw=0000; elsif gw=0000and not

11、(sw=0000) then gw=1001;co=1; else gw=gw-1; end if; end if;end process p2;p3:process(rst,gw,sw)begin if rst=0 then warn=0; elsif gw=0000 and sw=0000 then warn=1; else warn=0; end if;end process p3;end one;2、仿真图3.3 计时分频模块1、VHDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;us

12、e ieee.std_logic_unsigned.all;entity fenpingqi2 isport (CLR,CLK:in std_logic ; q:buffer std_logic);end fenpingqi2;architecture one of fenpingqi2 issignal counter:integer range 0 to 624999;beginprocess (CLR,CLK)beginif(CLK=1 and CLKevent) then if CLR=1 then counter=0; elsif counter =624999 then count

13、er=0; q=not q; else counter=counter+1; end if; end if; end process;end one;3.4 数据选择模块1、VHDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sjxz is port (a,b,c: in std_logic_vector(3 downto 0); clk: in std_logic; s: out std_logic_vector(1 downto 0); y: out std_logic

14、_vector(3 downto 0) ); end sjxz;architecture ONE of sjxz is signal count: std_logic_vector (1 downto 0); begin s=10)then count=00; else countyyynull; end case; end process; end one;2、仿真图3.5 报警模块1、VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ALARM ISPORT(I,CL

15、K:IN STD_LOGIC; Q:OUT STD_LOGIC);END ALARM;ARCHITECTURE BEHAVE OF ALARM IS SIGNAL WARN:STD_LOGIC; SIGNAL N:INTEGER RANGE 0 TO 1000;BEGIN Q= WARN; PROCESS(CLK) BEGIN IF CLKEVENT AND CLK=1 THEN IF I=0 THEN WARN =0; ELSIF(I=1AND N=1000)THEN WARN =1; N=N+1; ELSE WARN QQQQQQQQQQQ=0000000; END CASE; END P

16、ROCESS;END ARCHITECTURE ONE;2、仿真图3.7 主电路连线图1、主电路连线2、仿真图3.8锁定管脚图四、器件编程与下载将编译好的模块程序下载到CPLD中（注：DEVICE选取要与硬件对应，否则会导致实验失败），连线做硬件实验。五、性能测试与分析按下RST键清零，观察数码管是否开始倒计时，按下S0,观察数码管是否显示1和抢答的时间，再按S1,S2.S3均不改变显示，按下RST键，观察是否重新计时，此时不做抢答，直到计时时间到，观察是否显示00，扬声器是否发出报警。 六、实验设备计算机，EL教学实验箱七、心得体会在这次EDA课程设计中，使我对EDA这门课程有了更进一步的了

17、解，通过对MAX+plusII软件的使用，让我加深对VHDL程序设计的步骤和原理的掌握。从基础入手，首先要分析它的功能和原理，然后是分析需要那些模块，最后是分块编写。我认为要多分析前人的实例，找出不足和需要改进之处，编写符合自己课设的分块程序，并且及时的进行功能时序仿真，查找问题。通过这次课程设计使我懂得了理论与实际相结合的重要性，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来才能发现更多的问题。解决这些问题，才是学习的关键所在。编写程序时一定要思路清晰，一步一步来，不可急于求成，在遵守规则并有章可循的前提下，大胆发挥勇于尝试，对于出现的错误一定要研究不可放过，因为此时放过有可能下次还会出现。只有不断总结才能不断进步。八、参考文献1、李国洪，沈明山 可编程逻辑器件EDA技术与实践，机械工业出版社2、江国强 EDA技术习题与实验，电子工业出版社 3、曹昕燕，周风臣，聂春燕 EDA技术试验与课程设计，清华大学出版社4、黄仁欣 EDA技术实用教程，清华大学出版社5、王振红 数字电路设计与应用实践教程，机械工业出版指导教师评语及设计成绩 评 语 课程设计成绩： 指导教师： 日期： 年 月 日