七人表决器的VHDL程序设计.docx

1、七人表决器的VHDL程序设计一、题目 用VHDL设计七人表决器二、分析讨论： 七人表决器这一功能用C语言、汇编语言或VHDL编程然后下载到单片机上实现，不过用VHDL编程不仅技术含量高而且能让我们更熟练的掌握使用quartus软件的步骤和方法。所以我们使用VHDL完成。七人表决器就是当投票的人中，同意个数过半（即大于等于4）时，认为通过；否则，不通过。 在编程中我们使用一个七位二进制输入变量表示投票人；一个七位二进制输出变量表示一个七段数码管显示同意的票数；一个一位的输出变量表示最终的投票结果。此结果能够在quartus软件中通过时序仿真。 在硬件上我们用七个拨动开关来表示七个投票人，拨动开关

2、为1时表示同意，为0表示不同意；同意的票数和表决的时间分别通过一个七段数码管显示出来；最终的表决结果用一个LED表示。 三、设计方案 31实现原理 首先，编写一个十进制的减法计数器，其输入为clk, clr, en,输出为q3.0。外部的时钟信号的频率选择为1KHz，此频率太大无法显示投票的限制时间，所以要用一个分频器来增大计数时间。设计一个分频器的程序，将时钟信号经过分频器输入到计数器中，输入为clk, 输出为 new clk。当clk 有1000个上升沿是newclk产生一个脉冲，也就是计数器计数一次。其次，编辑七人表决器在主程序，其输入为clk, clr, en, input6.0, q

3、3.0，输出为output，led6.0。此程序的是时钟脉冲clk也为1KHz；当q从9到4期间投票是有效的，在4到0期间是无效的，此时就显示之前同意的票数。记录的票数通过casa语句转换到8位七段数码管显示出来。投票的时间和记录的票数要通过两个数码管显示，所以要用一个三八译码器来完成。接着编辑一个三八译码器的程序，其输入为clk, led6.0, q3.0, 输出为 choice, data7.0。程序中当用一个中间变量来选择数码管，由于clk的扫描的频率很大，所以两个数码管看上去是同时显示。 32 实现条件 在quartus环境下编辑操作； 外部时钟信号； 控制引脚。3.3 算法的描述 首

4、先，编写十进制的减法计数器，其输入为clk, clr, en,输出为q3.0，运行之后生成模块器件。这个子程序中主要用到的算法是if语句：if(clr=0)then count_4=1001;elsif(clkevent and clk=1)thenif(en=1)thenif(count_4=0000)thencount_4=1001;elsecount_4x:=1111110; when 1=x:=0110000; when 2=x:=1101101; when 3=x:=1111001; when 4=x:=0110011; when 5=x:=1011011; when 6=x:=10

5、11111; when 7=x:=1110000; when others=x:=0000000;end case; 接着编辑三八译码器的程序，其输入为clk, led6.0, q3.0, 输出为 choice, data7.0, 生产模块器件。此程序中用到的算法主要有if语句和casa语句。 if clkevent and clk=1 THEN if count=1 then count=0; else countdataindataindataindataindataindataindataindataindataindataindatain=00000000; end case; 最后，

6、设计一个分频器的程序，将时钟信号经过分频器输入到计数器中，输入为clk, 输出为 new clk 。此程序主要用到的算法是if语句。 if clkevent and clk=1 then if cnter=999 then cnter=0; else cnteroutputoutputx:=1111110; when 1=x:=0110000; when 2=x:=1101101; when 3=x:=1111001; when 4=x:=0110011; when 5=x:=1011011; when 6=x:=1011111; when 7=x:=1110000; when others=

7、x:=0000000; end case;l=x;end if;end process;end art;十进制计数器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count10 isport (clk,clr,en:in std_logic; q:out std_logic_vector(3 downto 0);end count10;architecture rtl of count10 issignal count_4:std_logic_vector(3 downto 0);

8、beginq(0)=count_4(0);q(1)=count_4(1);q(2)=count_4(2);q(3)=count_4(3);process(clk,clr)beginif(clr=0)then count_4=1001;elsif(clkevent and clk=1)thenif(en=1)thenif(count_4=0000)thencount_4=1001;elsecount_4=count_4-1;end if;end if;end if;end process;end rtl;译码器library ieee;use ieee.std_logic_1164.all;us

9、e ieee.std_logic_unsigned.all;ENTITY ymq1 IS PORT( clk : IN STD_LOGIC; p1 : IN STD_LOGIC_VECTOR(6 downto 0); p2 : IN STD_LOGIC_VECTOR(3 downto 0); choice : OUT STD_LOGIC; data : OUT STD_LOGIC_VECTOR(7 downto 0);END ymq1;ARCHITECTURE art OF ymq1 IS SIGNAL count : STD_LOGIC;-_VECTOR(2 downto 0); SIGNA

10、L temp : STD_LOGIC_VECTOR(6 downto 0); signal temp1: STD_LOGIC_VECTOR(3 downto 0); SIGNAL choicein :STD_LOGIC;-_VECTOR(2 downto 0); SIGNAL datain : STD_LOGIC_VECTOR(7 downto 0);beginclk1_label:PROCESS (clk)BEGINif clkevent and clk=1 THEN if count=1 then count=0; else count=1; end if;end if;END PROCE

11、SS clk1_label;clk2_label:process(clk,p1,p2)BEGINif clkevent and clk=1 then choicein=count; choice=choicein; data=datain; if(count=1)then temp1dataindataindataindataindataindataindataindataindataindataindatain=00000000; end case; else tempdataindataindataindataindataindataindataindataindataindatainda

12、taindataindataindataindataindatain=00000000; end case;end if; data=datain;end if;end process; END art;分频器library ieee;use ieee.std_logic_1164.all;entity fpq is port(clk:in std_logic; newclk:out std_logic);end entity fpq;architecture art of fpq is signal cnter:integer range 0 to 999; begin process(clk)is begin if clkevent and clk=1 then if cnter=999 then cnter=0; else cnter=cnter+1; end if; end if; end process; process(cnter)is begin if cnter=999 then newclk=1; else newclk=0; end if; end process;end art;工程图：