大学本科毕业设计毕业论文精选100基于FPGA和单片机的电子系统设计.docx

1、大学本科毕业设计毕业论文精选100基于FPGA和单片机的电子系统设计咔嚓大学本科生毕业设计基于FPGA和单片机的电子系统设计学生姓名XXX所在专业所在班级申请学位指导教师YYY职称副指导教师职称答辩时间咔嚓大学本科生毕业论文（设计）课题申请表（指导教师用表）（使用届别： 届） 课题情况课题名称课题来源科研项目(国家级 省部级 厅级 市局级 校级）生产或社会实际 教学 自拟*说明：课题类别论文 设计第几次立项1次 2次 3次难易程度较难 适中 简单工作量较大 适中 较小面向专业 学院 专业同一课题多名学生分工情况主要内容不同 内容同参数不同 分别做课题的不同部分指导教师姓名所在单位（部门）职称主

2、要研究内容目标和要求指导小组审题意见学院 领导小组意见选题学生*注：1、“说明”栏填写毕业论文（设计）课题所来自的科研项目名称、或企事业单位名称或教学内容。2、此表一式三份，指导教师、选题学生、学院各存一份；咔嚓大学本科生毕业论文（设计）开题报告（学生用表）（使用届别： 届）毕业论文（设计）题目学号姓名学院专业指导教师所在单位、部门职称（1、内容包括：研究的目的和意义；国内外研究（设计）发展状况、发展水平与存在问题；研究（设计）主要内容、预期目标及拟解决的关键问题；研究（设计）方案与技术路线；研究（设计）方法；参考文献。2、撰写要求：字体为5号宋体字，字数不少于1500字。）工作计划进程表时

3、间工 作 内 容选题是否合适： 是 否方案是否可行： 是 否进程是否合理： 是 否任务能否完成： 能 不能指导教师（签字） 年 月 日选题是否合适： 是 否方案是否可行： 是 否进程是否合理： 是 否任务能否完成： 能 不能指导小组组长（签字） 年 月 日咔嚓大学本科生毕业论文（设计）中期报告（学生用表）（使用届别： 届）学号姓名学院专业论文(设计)题目简述开题以来所做的具体工作和取得的进展或成果存在的具体问题下一步工作具体设想与安排指导教师意见指导教师签名：年 月 日咔嚓大学本科生毕业论文（设计）答辩小组意见（答辩小组用表）（使用届别： 届）学号姓名学院专业毕业论文（设计）题目答辩时间答辩地

4、点答辩提问录 记录员： 年 月 日答辩小组评语及成绩评定成绩（百分制）： 答辩小组组长： 年 月 日教师对本科生毕业论文（设计）评语的主要评价方面及评价内容教师类别评价方面评价内容指导教师过程学生在论文（设计）过程中的治学态度、工作精神学生掌握基础理论和专业知识的扎实程度学生综合运用所学知识和专业技能分析和解决问题的能力研究方法的科学性；技术线路的可行性；设计方案的合理性毕业论文（设计）期间的出勤情况；中期报告的撰写情况论文（设计）质量论文（设计）的整体结构是否符合撰写规范？是否完成指定的论文（设计）任务（包括装订及附件）？论文（设计）水平论文（设计）的理论意义，对解决实际问题的意义论文的观念

5、是否有新意？设计是否有创意？论文书、设计说明书所体现的整体水平评阅教师论文（设计）质量论文（设计）的整体结构是否符合撰写规范？是否完成指定的论文（设计）任务（包括装订及附件）？论文（设计）水平论文（设计）的理论意义，对解决实际问题的意义论文的观念是否有新意？设计是否有创意？论文书、设计说明书所体现的整体水平答辩小组答辩过程毕业论文（设计）的基本要点和见解的叙述情况对答辩问题的反应、理解、表达情况学生答辩过程中的精神状态论文（设计）质量论文（设计）的整体结构是否符合撰写规范？是否完成指定的论文（设计）任务（包括装订及附件）？论文（设计）水平论文（设计）的理论意义，对解决实际问题的意义论文的观念是

6、否有新意？设计是否有创意？论文书、设计说明书所体现的整体水平注：不同的专业（方向）、不同的研究（设计）课题，根据其特点和侧重，教师评价的内容可进行必要的补充和相应的调整。咔嚓大学本科生毕业论文（设计）评阅教师意见（评阅教师用表）（使用届别： 届）学生学号姓名学院专业毕业论文（设计）题目评阅教师评语及评定成绩成绩（百分制）： 评阅教师签名： 年 月 日咔嚓大学本科生毕业论文（设计）指导教师意见（指导教师用表）（使用届别： 届）学生学号姓名学院专业毕业论文（设计）题目指导教师评语及评定成绩成绩（百分制）： 指导教师签名： 年 月 日咔嚓大学本科生毕业论文（设计）成绩评定表（学院答辩委员会用表）（使

7、用届别： 届）学生学号姓名学院专业毕业论文（设计）题目成绩评定指导教师(X1)评阅教师(X2)答辩小组(X3)总评分数成绩( T )等级成绩学院答辩委员会审核意见答辩委员会主席签章： 年 月 日注：1、成绩评定一栏中，T= X1X2X3，X1=指导教师百分制成绩25%；X2=评阅教师百分制成绩25%； X3=答辩小组百分制成绩50%。 2、等级成绩：总评分数成绩四舍五入取整之后，90分及以上为“优秀”、8089分为“良好”、7079分为“中等”、6069分为“及格”、59分以下为“不及格”。1摘要该课程设计首先利用VHDL语言，以QuartusII软件作为开发平台，主要设计了出租车计程计价表和

8、函数波形发生器，其中出租车计程计价表具有车型设置、起步里程设置、起步价设置、分时计价设置、里程显示、计费显示、计时显示及点阵数码管显示汉字等功能。函数波形发生器主要包含了 递增锯齿波、递减锯齿波、三角波、正弦波、阶梯波、方波等功能。并对上述两个系统进行了程序仿真、动态扫描等步骤。其次，利用单片机做了一个函数波形发生器，可以调频率和切换波形。并对其进行仿真分析。关键词：VHDL语言、单片机、QuartusII软件、仿真第一部分 FPGA的系统设计一、四位加法器四位串行加法器采用四次例化全加器实现a，b为两个加数，sum为和的输出，也是四位，cout为进位输出至于具体原理，我就不多说了，网上很多的

9、也比我说的好再给你一张波形图libraryieee;entitymux8isport(a,b:inbit_vector(4downto1);sum:outbit_vector(4downto1);cout:outbit);endmux8;architectureexamofmux8iscomponentaddport(ain,bin,cin:inbit;sum:outbit;cout:outbit);endcomponent;signaltemp:bit_vector(4downto1);constantx:bit:=0;beginu4:addportmap(ain=a(4),bin=b(4)

10、,cin=temp(3),sum=sum(4),cout=cout);u3:addportmap(ain=a(3),bin=b(3),cin=temp(2),sum=sum(3),cout=temp(3);u2:addportmap(ain=a(2),bin=b(2),cin=temp(1),sum=sum(2),cout=temp(2);u1:addportmap(ain=a(1),bin=b(1),cin=x,sum=sum(1),cout=temp(1);endexam;这是全加器libraryieee;useieee.std_logic_1164.all;entityaddisport

11、(ain,bin,cin:inbit;sum:outbit;cout:outbit);endadd;architectureexamofaddisbeginsum=ainxorbinxorcin;cout 0); ELSIF(clk EVENT AND clk=1) THEN IF(en=1) THEN IF(cqi 0); END IF; IF(cqi = 9) THEN cout = 1; ELSE cout = 0; END IF; END IF; END IF; cq = cqi; END PROCESS;END behav;2、千位计数器（顶层电路）：仿真结果：三、药片自动包装计数控

12、制显示系统（一）设计要求设计一个药片自动包装计数控制显示系统。药片通过透明的传送导管加到药瓶中，当药片挡住光电开关时，累计加上一个数。每计完24片药片，就完成1瓶药片的装瓶，机械手就自动将瓶盖拧上。1.3（二）顶层设计方框图1.4（三）程序代码部分1.十八分频器LIBRARY IEEE;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY div IS PORT(clk_sys:IN std_logic; clk:OUT std_logic); end div;architecture behav of div i

13、s signal q: std_logic_vector(18 downto 0);begin process(clk_sys) begin if(clk_sys event and clk_sys=0) then q=q+1; end if; clk=q(18); end process; end behav;2.二分频器 LIBRARY IEEE;USE ieee.std_logic_1164.ALL;ENTITY div2 IS PORT(clk_scan:IN std_logic; sel:OUT INTEGER RANGE 0 TO 1);end;architecture w1 of

14、 div2 is signal cnt:INTEGER RANGE 0 TO 1; begin process(clk_scan) begin if (clk_scan event and clk_scan=1) then cnt=cnt+1; else cnt=cnt; end if; end process; sel=cnt;end w1;3.防抖电路： LIBRARY IEEE;USE ieee.std_logic_1164.ALL;ENTITY dff_2 IS PORT(clk,ctin:IN std_logic; q_n:OUT std_logic);end;architectur

15、e w1 of dff_2 is signal q1,q2:std_logic; begin process(clk) begin if clk EVENT AND CLK=1 THEN q1=ctin;q2=q1; end if; end process; q_n=not (not q1 and q2); end; 4.二十四进制加法器LIBRARY IEEE;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY cnt_24 IS PORT(clk,rst,en:IN std_logic; cao:OUT st

16、d_logic; QH,QL:OUT std_logic_vector(3 downto 0);end;architecture behav of cnt_24 is signal h0,h1:std_logic_vector(3 downto 0); begin process(rst,clk) begin if(rst=0) then h1=0000;h0=0001; elsif(clk event and clk=1) then if (en=1)then if(h1=2 and h0=4)then h1=0000; h0=0001; elsif(h0=9) then h0=0000;

17、h1=h1+1; else h0=h0+1; end if; end if; end if; QL=h0;QH=h1; end process; cao=1 when (h1=2 and h0=4 and en=1) else 0; end behav ; 5.八选四选择器 LIBRARY IEEE;USE ieee.std_logic_1164.ALL;ENTITY mux8_4 IS PORT(SEL:IN std_logic; QH,QL:IN STD_LOGIC_VECTOR(3 DOWNTO 0); QOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);end;

18、architecture a of mux8_4 is signal s:std_logic; begin s=SEL; PROCESS (QH,QL,S) BEGIN IF S=0 THEN QOUT=QL; ELSE QOUT=QH; END IF; END PROCESS; END a;6.译码显示模块 LIBRARY IEEE;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY bcd7 IS PORT(Q:IN std_logic_vector(3 downto 0); A,B,C,D,E,F,G:OUT std_logic); end;architecture behav of bcd7 is signal dout:std_logic_vector(6 downto 0); signal din:std_logic_vector(3 downto 0); begin dindoutdoutdoutdoutdoutdoutdoutdoutdoutdout=11