SOPCII使用手册第三版.docx

1、SOPCII使用手册第三版 用户使用手册 目 录第一章 综述1SOPC-NIOSII-EP2C35核心板资源介绍1EDA/SOPC开发平台资源介绍3第二章 系统模块6SOPC-NIOSII-EP2C35核心板模块说明 FPGA EP2C35F484C8芯片说明8 FLASH AM29LV065D功能模块说明9 SRAM IDT71V416功能模块说明10 SDRAM功能模块说明11 NAND FLASH功能模块说明12 扩展接口功能说明13 调试接口JTAG、AS说明14 其它功能模块15SOPC-NIOSII-EP2C35核心板使用注意事项18EDA/SOPC实验开发平台模块说明 液晶显示模

2、块20 RTC实时时钟模块21 网卡接口模块21 USB接口模块22 音频CODEC接口模块24 高速AD/DA转换模块25 直流电机与步进电机模块26 数字、模拟信号源模块27 EEPROM存储模块28 数字温度传感器模块28 其它功能模块29 EDA/SOPC开发平台使用注意事项30第三章 软件的安装31概述31QuartusII软件的安装33QuartusII软件的授权38NIOSII软件的安装43第四章 软件的安装47USB电缆在WINXP系统中的安装.49USB电缆在Linux系统中的安装.53USB电缆在QuartusII软件中和设置.53USB电缆的规格指标.55USB电缆使用注

3、意事项.59疑难解答. 59附表一核心板资源与FPGA EP2C35 I/O接口对照表61附表二EP2C35核心板与开发平台资源I/O接口对照表67第一章 综 述SOPC-NIOS EDA/SOPC实验开发系统是根据现代电子发展的方向，集EDA和SOPC系统开发为一体的综合性实验开发系统，除了满足高校专、本科生和研究生的SOPC教学实验开发之外，也是电子设计和电子项目开发的理想工具。整个开发系统由核心板SOPC-NIOSII-EP2C35、SOPC开发平台和扩展板构成，根据用户不同的需求配置成不同的开发系统。EP2C35核心板EP2C35核心板为基于Altera Cyclone器件的嵌入式系统

4、开发提供了一个很好的硬件平台，它可以为开发人员提供以下资源：1、主芯片采用Altera CycloneII器件EP2C35F484C82、EPCS4I8配置芯片3、两路SRAM容量为256K*32BIT4、一路NOR FLASH芯片采用AM29LV065D，容量为8M*8BIT5、一路NAND FLASH容量为64MB6、一路SDRAM容量为32MB7、4个用户自定义按键8、4个用户自定义LED9、1个七段码LED10、标准AS编程接口和JTAG调试接口11、50MHz高精度时钟源12、三个高密度扩展接口13、系统上电复位电路14、支持+5V直接输入，板上电源管理模块核心板主芯片采用484引脚

5、、BGA封装的EP2C35 FPGA，它拥有33216个LE，105个M4K片上RAM（共计483840bits），4个高性能PLL以及多达322个用户自定义IO。图1-1 EP2C35核心板系统功能框图EDA/SOPC实验开发平台EDA/SOPC实验开发平台提供了丰富的资源供学生或开发人员学习使用，资源包括接口通信、控制、存储、数据转换以及人机交互显示等几大模块，接口通信模块包括SPI接口、IIC接口、VGA接口、RS232接口、网络接口、USB接口、PS2键盘/鼠标接口、1Wire接口等；控制模块包括直流电机、步进电机和交通灯的控制模块等；存储模块包括EEPROM存储器模块等；数据转换模块

6、包括串行ADC、 DAC、高速并行ADC、DAC以及音频CODE等；人机交互显示模块包括8个按键、12个拨动开关、12个LED发光二极管显示、44键盘阵列、128240图形点阵LCD、8位动态7段码管、1616点阵、实时时钟等；另外平台上还提供了一个简易模拟信号源和多路时钟模块。上述的这些资源模块既可以满足初学者入门的要求，也可以满足开发人员进行二次开发的要求。图1-2 EDA/SOPC系统平台功能框图视频输入输出和VGARS232DB25并口SD卡音频CODECUSB1.1网口扩展接口PS/2键盘、鼠标EDA/SOPC实验开发平台提供的资源有： 配置核心板为SOPC-NIOS-EP2C35（

7、核心芯片为EP2C35F484C8）。可更换EP1C12F324C8等其它核心板。 128240超大图形点阵液晶屏（可更换其它黑白彩色液晶显示屏）。 RTC，提供系统实时时钟。 1个直流电机和转速测量传感器模块。 1个四相步进电机模块。 1个VGA接口。 个标准串行接口。 1个10M/100M以太网卡接口，利用RTL8019AS芯片进行数据收发。 1个USB设备接口，利用PDIUSBD12芯片实现USB协议转换。 基于SPI或IIC接口的音频CODEC模块。 1个音频喇叭输出模块。 2个PS2键盘/鼠标接口。 1个交通灯模块。 串行ADC和串行DAC模块。 高速并行ADC和DAC模块。 IIC

8、接口的EEPROM存储器模块。 基于1-Wire接口的数字温度传感器。 扩展接口，供用户高速稳定的自由扩展。 1个数字时钟源，提供24MHz、12MHz、6MHz、1MHz、100KHz、10KHz、1KHz、100Hz、10Hz和1Hz等多个时钟。 1个模拟信号源，提供频率在808KHz、幅度在03.3V可调的正弦波、方波和三角波。 1个1616点阵LED显示模块。 1个44键盘输出阵列。 8位动态七段码管LED显示。 12个用户自定义LED显示。 12个用户自定义开关输出。 8个用户自定义按键输出。 2路高速扩展模块。 多路电源输出（均带过流、过压保护）。第二章 平台系统功能介绍核心板系统

9、功能介绍本节将重点介绍EP2C35核心板上所有的组成模块及其电路原理。用户根据自己的FPGA开发平台所选用的不同的核心板参考以下不同的核心板的说明。EP2C35核心板图2-1是EP2C35核心板的模块布局图，表2-1是对应的组成部分及其功能的简单描述。图2-1 SOPC-NIOSII-EP1C12布局图序 号名 称功 能 描 述U1CycloneII FPGA主芯片EP2C35F484C8存 储 单 元U6EPCS44 Mbits主动串行配置器件U3NOR FLASH8 Mbytes线性Flash存储器U8，U9SRAM两片组成1 Mbytes，即256K32bitsU4SDRAM32Mbyt

10、es SDRAM (16M16bits)U5NAND FLASH64Mbytes非线性Flash存储器接 口 资 源JP1-JP3扩展接口出了板上固定连接的IO引脚，还有多达180个左右的用户自定义IO口通过不同的接插件引出，供用户进行二次开发JP4JTAG调试接口供用户下载FPGA代码，实时调试Nios II CPU，以及运行Quartus II提供的嵌入式逻辑分析仪SignalTap II等JP5AS编程接口待用户调试FPGA成功后，可通过该接口将FPGA配置代码下载到配置器件中人 机 交 互BT1-BT4自定义按键4个用户自定义按键，用于简单电平输入，该信号直接与FPGA的IO相连RES

11、ET复位按键该按键在调试Nios II CPU时，可以作为复位信号，当然也可以由用户自定义为其它功能输入LED1-LED4自定义LED4个用户自定义LED，用于简单状态指示，LED均由FPGA的IO直接驱动7SEG-LED七段码LED静态七段码LED，用于简单数字、字符显示，直接由FPGA的IO驱动时 钟 输 入U7晶振高精度50MHz时钟源，用户可以用FPGA内部PLL或分频器来得到其它频率的时钟电 源J1直流电源输入直流电源适配器插座，适配器要求为+5V/1AU2电源管理负责提供板上所需的3.3V和1.2V电压表2-1 系统组成部分及其功能描述下面对EP2C35核心板上的各个模块及其与FP

12、GA硬件的连接逐一作详细说明。CycloneII FPGA器件（U1）Altera公司发布的第二代Cyclone FPGA，与第一代相比，加入了硬件乘法器，同时内部存储单元数量也得到了进一步的提升，EP2C35核心板上采用的FPGA是Altera公司CycloneII系列芯片EP2C35F484C8。下面介绍EP2C35核心板的有关特性。表2-2列出了EP2C35的有关资源特性，更详细的特性请参阅其数据手册。特性EP2C35逻辑单元LEs33，216M4K Memory Blocks105所有RAM Bits483，8401818硬件乘法器35PLLs4用户可用I/O322基本串行主动配置器件

13、EPCS4表2-2 EP2C35F484C8资源列表图2-2 EP2C35F484C8芯片管脚示意图如图2-2所示BGA封装的FPGA（EP2C35）的管脚名称用行、列合在一起来表示。行用英文字母表示，列用数字来表示。通过行列的组合来确定是哪一个管脚。如A2表示A行2列的管脚。F3表示F行3列的管脚。开发板上提供了两种途径来配置FPGA： 使用Quartus II软件，配合下载电缆从JTAG接口下载FPGA所需的配置数据，完成对FPGA的配置。这种方式主要用来调试FPGA或Nios II CPU，多在产品开发初期使用。 使用Quartus II软件，配合下载电缆，通过AS接口对FPGA配置器件

14、进行编程，在开发板下次上电的时候，会完成对FPGA的自动配置。这种模式主要用来产品定型后，完成对FPGA代码的固化，以便产品能够独立工作。核心芯片的JTAG接口电路和AS接口电路的一些具体的参数将在后面介绍。NOR Flash（U3）核心板上提供了1片容量为8Mbytes（8M8bits）NOR Flash存储器AM29LV065D，在FPGA器件上实现的NIOS/NOISII嵌入式处理器可以使用FLASH存储器作为通用只读存储器和非易失性存储器，用户可以将基于NIOS/NIOSII处理器的应用程序通过编程器写入到该FLASH中，在程序运行前，将FLASH中的代码复制到其它速度更快的易失性存储

15、器中（如SRAM、SDRAM等），然后运行。该芯片支持3.03.6V单电压供电情况下的读、写、擦除以及编程操作，访问时间可以达到90ns。AM29LV065D由128个64Kbytes的扇区组成，每个扇区都支持在线编程。另外，该芯片在高达125条件下，依然可以保证存储的数据20年不会丢失。具体的芯片有关参数请读者参照其数据手册。NOR Flash的相关引脚与FPGA的IO接口对应关系见附表一，其硬件连接电路如图2-3所示。在硬件连接上，NOR FLASH与SRAM共用数据端口（D0D7）和地址端口（A2-A19）。图2-3 NOR Flash硬件连接电路图SRAM（U 8, U9）核心板上的S

16、RAM由2片3.3V CMOS静态RAM IDT71V416组成容量为256K32bits的存储空间，高速度SRAM和高带宽数据总线，保证了Nios II CPU可以工作在非常高效的状态。本开发板所用的SRAM为-10等级的，这就意味着Nios II CPU可以在32位总线带宽情况下，以100MHz的速度进行读写操作，数据吞吐率高达到400Mbyets/S。具体的芯片有关参数请读者参照其数据手册。SRAM与FPGA的IO接口的对应关系见附表一，其硬件连接电路图如图2-4。图2-4 SRAM硬件连接电路图SDRAM（U4）EP2C35核心板上使用的SDRAM为HY57V561620BT-6，该芯

17、片最高可工作在166MHz主频上，由4个4M16bits的Bank组成，共有32Mbytes的容量，即16M16bits。开发板上的主时钟源为50MHz，通过内部PLL进行3倍频可得到稳定的150MHz时钟，所以Nios II CPU可以在150MHz主频上与SDRAM进行数据交互，数据吞吐率高达300Mbytes/S，如此高的数据交互能力，足以满足不同开发人士所需。具体的芯片有关参数请读者参照其数据手册。SDRAM与FPGA的IO接口的对应关系见附表一，其硬件连接电路图如图2-5。图2-5 SDRAM硬件连接电路图NAND FLASH（U5）为了满足能够在嵌入式RTOS中有足够的空间创建文件

18、系统或满足开发人员存储海量数据的需求，EP2C35核心板上除了提供8Mbytes NOR Flash外，还有一片具有64Mbytes容量的NAND FlashK9F1208U0M。该芯片由4096 Blocks32 Pages528bytes组成，支持块擦除、页编程、页读取、随即读取、智能拷贝备份、4页/块同时擦除和4页/块同时编程等操作。具体的芯片有关参数请读者参照其数据手册。Nand Flash与FPGA的IO接口的对应关系见附表一，其硬件连接电路图如图2-6。图2-6 NAND FLASH硬件连接电路图扩展接口核心板上提供的资源模块占用了部分FPGA引脚，除此之外，还有164个左右的可用

19、IO供用户自定义使用，这些IO通过JP1、JP2、JP3扩展接口引出。JP1、JP2和JP3分别位于核心板的左右两边和上边，分别通过间距为2.54mm的标准双排针插座，提供了164个用户自定义IO，以满足普通用户的一般需要。同时这些标准的双排针插座通过与EDA/SOPC实验开发平台上的与之对应的标准双排孔插座相接，使实验平台上的用户接口与核心板相连构成一个完整的实验开发平台。JP1、JP2、JP3的引脚定义如图2-7所示，JP1、JP2、JP3其引脚与FPGA的IO接口的对应关系见附表一：图2-7 JP1-JP3所使用的接插件及其引脚定义JTAG调试接口 在FPGA开发过程中，JTAG是一个比

20、不可少的接口，因为开发人员需要下载配置数据到FPGA。在Nios II开发过程中，JTAG更是起着举足轻重的作用，因为通过JTAG接口，开发人员不仅可以对Nios II系统进行在线仿真调试，而且还可以下载代码或用户数据到CFI Flash中。开发板上提供如图2-8所示的10针插座，其每个插针的信号定义见表2-3。图2-8 开发板上的JTAG调试插座JP1插座信号定义1TCK2GND3TDO4Vcc(3.3V)5TMS6/7/8/9TDI10GND表2-3 JTAG插座信号定义注： /表示该插针没有任何信号。AS编程接口AS接口主要用来给板上FPGA的串行配置器件EPCS4进行编程，故称其为编程

21、接口，板上也是采用图2-8所示的10针插座，其信号定义见表2-4。JP1插座信号定义1DCLK2GND3CONF_DONE4Vcc(3.3V)5nCONFIG6nCE7DATAOUT8nCS9ASDI10GND表2-4 JTAG插座信号定义自定义按键与LED为了方便开发人员作一些简单的、手动的逻辑输入，开发板上提供了4个用户自定义按键BT1-BT4和四个用户自定义LED发光二极管LED1-LED4。这四个按键和四个LED连接到了FPGA的IO引脚上，具体的定义和使用则由开发人员自由决定。按键与LED的电路原理相对比较简单这里不再详述。读者可以从与之有关的实验中参考其电路原理。其与FPGA的对应

22、关系见附表一。注： 1、按键按下为低电平，抬起为高电平。2、当FPGA信号为高电平时LED灯亮。否则熄灭。复位按键（RESET）开发板上有一个复位按键，位于核心板的左下方，扩展接口JP1和按键开关之间。复位按键上面的LED为复位指示，当复位按键按下时（低电平），LED亮。复位按键连接到FPGA的IO引脚上，可以供开发人员作为Nios II CPU的复位信号。当然也可以作为普通的按键来使用。其与FPGA的IO对应如表2-5所示。信号定义EP2C35引脚说明RESETB3按下为低电平，否则为高电平表2-5 复位按键与FPGA IO接口对应表七段码LED（7SEG-LED）七段码LED是开发板上提供

23、的另一个方便开发人员调试的显示设备。开发板上使用的七段码LED是共阳极型，af和dp这八个LED均与FPGA的IO引脚直接相连，其对应段名称如图2-9所示。图2-9 七段码LED由于七段码LED公共端连接到VCC（共阳极型），当FPGA对应的IO引脚输出低电平时，对应的七段码LED中的LED点亮；当FPGA对应的IO引脚输出高电平时，对应的七段码LED中的LED熄灭。其信号引脚与FPGA的IO接口的对应关系见附表一。晶振核心板上提供了高精度、高稳定性50MHz的有源晶振，晶振所输出的脉冲信号直接与FPGA的时钟输入引脚相连。如果设计人员需要其它频率时钟源，可以在FPGA内部进行分频或利用FPG

24、A内部PLL倍频等途径来得到。有源晶振的输出端与FPGA的IO接口对应关系如表2-6所示。50M时钟信号EP2C35引脚说明50MHZL1表2-6 时钟信号与FPGA IO接口对应表直流电源输入开发板上外部供电仅需在J1输入5V直流电压即可。用户需要特别注意的是，插入J1的插头必须为内正外负供电极性，如图2-10所示。为了保证系统能够稳定工作，电源适配器功率最好在5V/1A以上。核心板的电源通过专用的电源管理芯片来为FPGA和外部的芯片提供可用的稳定电源。其电路如图2-11所示。图2-10 电源适配器插头说明图2-11 电源管理芯片电路图核心板使用注意事项：用户在使用开发板时请严格遵照下述说明

25、：1 严禁用手直接接触开发板上的芯片管脚，避免静电击穿。2 最好使用原配电源适配器，如用其它电源适配器，请务必确认适配器为+5V直流、内正外负极性输出的插头。3 请选用本公司生产的下载电缆，如使用其它下载电缆，请确定电缆的电气特性和信号定义与本开发板插座一致。4 不要自行拆机，以免发生危险。5 FPGA的I/O脚与核心板的各模块的功能引脚的对应关系见附表一、二。6 与之相关的电路原理图请参照其数据手册。7 如果你在使用过程当中遇到什么问题，请及时与我们联系。EDA/SOPC系统开发平台说明本节将对SOPC-NIOSII EDA/SOPC系统开发平台部分电路做简单的说明。如下图2-20所示，是系

26、统开发平台的整个功能模块的布局图。下面对系统平台上的有关模块及其与FPGA（EP2C35）硬件的连接逐一作详细说明。240128图形点阵液晶屏：本实验箱标配选用的LCD液晶显示模块为240128LCD液晶，该模块是一种图形点阵式液晶显示器，它由控制器T6963C、行驱动器械、列驱动器及240*128全点阵液晶显示器组成，带有背光调节。显示模块与CPU的接口采用标准的8位微处理器接口，通过写入命令，可以实现对模块的清屏、打开/关闭显示、功能设置、模式设置、读/写待操作。关于此液晶模块使用的详细内容请阅读相关的数据资料。其信号引脚与FPGA的硬件连接见附表二（EP2C35核心板与开发平台硬件资源I/O接口对照表），其驱动电路如图2-13所示，其主要技术参数和性能如下： 电源：VDD：+5V10%；模块内可自带-10V负压，用于LCD的驱动电压。 显示内容：240（列）*128（行）点。 全屏幕点阵。 带8K外部数据存储器（其地址由软件设定）。 其接口采用标准的8位微处理器接口。 图2-13 液晶屏驱动电路RTC系统实时时钟：RTC