信号质量测试.docx

1、信号质量测试文件编号文件版本共54页V1.10信号质量测试规范 本规范修改记录：修订版本修订日期修订内容修改人A12005531对A0版本进行优化：1、统一文档排版风格。修改第一版中部分描述和定义不是很清楚的地方。删除某些不实用的测试方法，简化部分“测试示例”内容。2、原4。2节用统一的表格方式表示,增加回勾、振荡、建立保持时间等内容,并补充产生原因、解决建议等内容。合并原“7.1。4 合格标准”和“7。1。3 测试方法”，并增加“测试点和“注意事项”内容；3、增加“4.5 测试点选择”内容，增加“5。3 信号质量测试结果分析注意事项”，增加第8节“测试系统接地说明”、第9节“信号质量测试ch

2、ecklist。把参考资料放到最后一节； 4、在第6节每项测试方法中详细定义测试操作方法，以求测试结果一致性；邓兴昌A02004-7-10新拟制起草人信号质量测试规范关键词:信号完整性 、测试摘 要：本规范详细说明了单板信号质量测试的方法。其中包括各类信号波形参数的定义，进行信号质量测试的条件，覆盖范围,合格标准，信号分类，各类信号波形参数的指标，测试点的选择以及测试结果分析重点.缩略语清单: SISignal Integrity信号完整性TTLTransistor-Transistor Logic晶体管-晶体管逻辑CMOSComplementary Metal Oxide Semicondu

3、tor互补金属氧化物半导体LVTTLLow Voltage TTL低电压LVCMOSLow Voltage CMOS低电压ECLEmitter Coupled Logic 发射极耦合逻辑PECLPseudo/Positive Emitter Coupled Logic伪发射极耦合逻辑LVDSLow Voltage Differential Signaling低电压差分信号GTLGunning Transceiver Logic射电收发逻辑HSTLHighSpeed Transceiver Logic高速收发器逻辑eHSTLEnhanced High-Speed Transceiver Logi

4、c增强高速收发器逻辑dHSTLDifferential HSTL差分HSTLSSTLStub Seriesterminated Logic线脚系列终端逻辑SPISerial Peripheral Interface串行外围接口I2CInter Integrated Circuit Bus内部集成电路总线USBUniversal Serial Bus通用串行总线1引言信号质量测试规范是为了规范和指导 硬件调试、硬件测试 以及 生产测试 时信号质量测试方法及手段，在总结长期实际工作经验的基础上制定的。由于某些原因的限制，本规范难免会存在着一些纰漏。我们实际使用、遵循规范的过程，也是一个检验和完善规

5、范的过程。希望大家能积极的提出宝贵意见及见解,以保持该规范的的可操作性,推动我司规范性文档的建设进程。 2适用范围本规范作为研发、中试进行信号质量测试的共同标准。本规范适用于*产品中所有数字信号的调试、测试过程。测试时应覆盖各个功能模块,包括电源、时钟、复位电路、CPU最小系统、外部接口(E1、网口、串口等等）、逻辑芯片(CPLD/FPGA）、专用电路等等。模拟电路由于其信号的连续变化性，不能直接应用本规范,可择情参考。本文档不包括的内容：非信号质量测试内容.例如不适用于部分硬件接口指标测试，系统硬件规格测试、环境测试、EMC测试、安规测试、防护测试、振动测试等。3信号质量测试概述3.1信号完

6、整性现在的高速数字系统的时钟频率可能高达数百兆Hz，其快斜率瞬变和极高的工作频率,以及很大的电路密集度，必将使得系统表现出与低速设计截然不同的行为，出现了信号完整性问题。破坏了信号完整性将直接导致信号失真、定时错误,以及产生不正确数据、地址和控制信号，从而造成系统误工作甚至导致系统崩溃。因此,信号完整性问题已经越来越引起高速数字电路设计人员的关注.如果电路中信号能够以要求的时序、持续时间和电压幅度到达IC，则该电路具有较好的信号完整性。反之，当信号不能正常响应时，就出现了信号完整性问题。SI（Signal Integrity）解决的是信号传输过程中的质量问题，尤其是在高速领域，数字信号的传输不

7、能只考虑逻辑上的实现，物理实现中数字器件开关行为的模拟效果往往成为设计成败的关键。3.2信号质量常见的信号质量问题表现在下面几个方面：1)过冲类型正过冲负过冲图例危害1、闩锁损伤器件（VCC/VDD)，对器件冲击造成器件损坏；2、形成干扰源，对其它器件造成串扰。1、闩锁损伤器件( VEE/GND），对器件冲击造成器件损坏；2、管脚上的负电压可能使器件PN衬底（寄生二极管）前向偏置，流过的大电流大于1安时，熔断键丝产生开路.产生原因1、其它相邻信号串扰；2、器件驱动能力太强;3、没有匹配或者匹配不当。解决建议1、PCB布线避开干扰源和耦合路径；2、增加电阻匹配，参考做法是始端串电阻或者末端并阻抗

8、(电阻），减少过冲.备注闩锁：关于闩锁的概念可以参考数字电路这一类教材。现在由于厂家工艺改进，闩锁问题基本上可以得到规避.但是长时间的信号过冲会使得器件失效率增加（尤其是负过冲）。2)毛刺（噪声)类型正向毛刺负向毛刺图例危害容易造成控制信号控制错误或时钟信号相位发生错误:1） 数据线上的毛刺如果被采样到，可能造成判断结果错误；2） 边沿触发的器件中，时钟线上的毛刺可能会使得采样到多余的数据（相当于多了一拍时钟）。产生原因1） PCB走线串扰(例如数据线和时钟线并行走线较长,信号线放置在晶振等干扰源附近）；2） 外界干扰，如地线噪声等；3） 逻辑出现竞争、冒险;解决建议1） 控制器件布局和PCB

9、走线,信号远离干扰源;2） 添加去耦电容或输出滤波等.滤波器件尽量靠近信号管脚;3） 逻辑设计中添加冗余项,或者采用同步逻辑设计，避免竞争冒险； 备注1）毛刺脉冲带来的问题多发生在器件替代后出现问题；2） 如果负向毛刺时始终落在高电平判决门限以上，那么没有什么影响（因为始终会被判断为高电平）;如果正向毛刺始终落在低电平判决门限以下，那么没有什么影响（因为始终会被判断为低电平）。3）回勾（台阶）类型上升沿回勾下降沿回勾图例危害1）主要是时钟类信号上的回勾有危害，可能会使得采样到多余的数据（相当于多了一拍时钟),影响了时钟信号上升沿和下降沿的单调性；2）对于电源信号，上电边沿的回勾可能导致系统死机

10、，需要结合复位信号判断是否可以接受；3）数据信号由于一般是在数据的中间采样，回勾的影响不是很大（除非速率很高,建立保持时间12ns，这时需要考虑回勾对数据的影响）。产生原因匹配不当,信号放射回来形成回勾解决建议增加合适的匹配。一般来讲,对于单端信号，单板内信号可以加33欧电阻始端匹配，板间信号加200欧电阻匹配较合适。备注如上面毛刺项的说明，如果回勾始终落在高电平判决门限以上(或者始终落在低电平判决门限以下），那么没有什么影响，因为会被判断为高电平（或低电平）3)信号边沿缓慢类型上升沿缓慢下降沿缓慢图例危害上升、下降沿缓慢发生在数据信号线上（串口信号线，HW信号线等）时，会造成数据采样错误.产

11、生原因驱动能力不够，或者负载过大(例如链路阻抗太大）解决建议1） 提高驱动能力;2) 减小负载。备注由于驱动不足或者负载过大，信号边沿缓慢常常伴随着信号幅度较低现象4)振荡（回冲/振铃）类型回冲振铃图例表现:多次跨越电平临界值.又称为回冲。处于VH附近的回冲称为正向回冲,处于VL附近的回冲称为负向回冲表现：经过多次反复才回归正常电平.又称为振铃。缺点（危害)类似于多次过冲。且跨越电平临界值后，在高低电平之间是一种不确定的状态。在高低电平之间是一种不确定的状态（ 有可能被判断为0，也可能被判断为1)。产生原因匹配不当(例如匹配阻抗过大、过小）。解决建议更改为合适的匹配电阻/阻抗。备注5)建立、保

12、持时间（Setup time Hold time）建立保持时间是一个时序的概念.通常把单板的数字信号分为控制信号、时钟信号、地址信号、数据信号等，时序关系就是这些信号间的相互关系。判断时序关系主要有两个指标：建立时间和保持时间。如下图，建立时间就是指在触发器的采样信号（这个采样信号通常是指时钟）有效之前,数据已经稳定不变的时间；而保持时间是指采样信号有效之后数据保持稳定不变的时间。类型建立时间保持时间图例缺点（危害）建立时间不够，读到的数据会是一个不稳定的数据，可能会采样错误保持时间不够，读写数据处理过程中同样可能读写到错误数据产生原因设计时没有考虑清楚,设计出错。或者没有考虑到设计容限范围，

13、在某些异常情况下（例如温度变化使得器件参数漂移）建立、保持时间不够。解决建议1、设计时把时钟从FPGA/CPLD中引出，在设计裕度不够时可以调节；2、对于时钟边沿采样信号,尽量使得采样时钟边沿在数据的中间,这样尽管器件参数漂移，设计上还是有较大的裕度。备注1、在某些特殊情况下,建立时间和保持时间的值可以为零;2、有时芯片资料给出的参数不对，按照手册要求设计反而出错（这在自己开发ASIC的情况下可能会发生。商用芯片一般不存在此类问题）.4)产生信号质量问题的其它原因：串扰串扰表现为在一根信号线上有信号通过时，在PCB板上与之相邻的信号线上就会感应出相关的信号,我们称之为串扰。窜扰的表现形式通常是

14、毛刺. 信号线距离地线越近，线间距越大，产生的串扰信号越小。异步信号和时钟信号更容易产生串扰。因此解串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号.电磁辐射 EMI（ElectroMagnetic Interference）即电磁干扰,产生的问题包含过量的电磁辐射及对电磁辐射的敏感性两方面。EMI表现为当数字系统加电运行时，会对周围环境辐射电磁波，从而干扰周围环境中电子设备的正常工作.它产生的主要原因是电路工作频率太高以及布局布线不合理。目前已有进行 EMI仿真的软件工具,但EMI仿真器都很昂贵，仿真参数和边界条件设置又很困难，这将直接影响仿真结果的准确性和实用性。最通常的做法是将控制E

15、MI的各项设计规则应用在设计的每一环节，实现在设计各环节上的规则驱动和控制。4信号质量测试条件测量时请尽量满足下面的测试条件，否则测试结果可能会不正确,且测试结果会因人而异，不利于对测试对象的评估！4.1单板/系统工作条件:单板信号质量测试须满足以下条件:1)单板/系统工作在室温条件；2)单板/系统可靠接地。接地内容参考第8节“测试系统接地说明”;3)单板/系统上电正常工作 1 小时后测试；4)单板/系统尽量工作在满负荷条件下。如果测试项目有轻载、满载限制要求，则轻载、满载条件下都要测试；5)单板电源稳定在额定电压5 的范围内。4.2信号质量测试人员要求：1)熟悉逻辑电平的基本知识，熟练掌握示

16、波器的使用方法；2)对被测单板的原理电路有深刻认识,对信号分类有清楚认识，了解板上器件的工作速度和工作电平。4.3示波器选择与使用要求：1)测量前保证测试仪器（仪表)和被测单板或系统共地。如果不共地，地线浮空,可能会得到错误的测试结果。接地内容参考第8节“测试系统接地说明”；2)测量前需要校准仪器;3)为确保测试数据的精度，应尽量采用高输入阻抗、小电容值、高带宽的有源探头和高带宽的示波器;4)示波器的带宽:描述了示波器固有的上升时间（即时延）.探头和示波器的带宽要超过信号带宽的35倍以上；5)示波器的采样速率:表示为样点数每秒（S/s），指数字示波器对信号采样的频率.为了准确再现信号,根据香农

17、（Shannon）定律，示波器的采样速率至少需为信号最高频率成分的2倍;6)量程应尽量小,波形尽量展开，以方便观察波形变化的细节,并准确测量其幅值；7)测量信号边沿时，应选用合适的边沿触发；8)高档示波器都具有毛刺捕捉模式,可以用于捕捉毛刺;9)Tek示波器提供了InstaVu功能，用于发现信号异常，数据信号眼图异常及高电平低电平毛刺,测量眼图，毛刺、纹波等瞬间变化的波形;4.4探头选择与使用要求1)不允许在探头还连接着被测试电路时插拔探头；2)有源探头和差分探头、电流探头等是很昂贵的设备，注意保护.插拔探头时必须先关示波器。无源探头一般没有硬性规定，但是出于可靠考虑，建议所有探头都不能热拔插

18、,拔插任何探头时都必须先关闭示波器；3)探头地线只能接电路板上的地线，不可以搭接在电路板的正、负电源端。否则，可能会造成电路板器件损坏，甚至会烧坏探头的小夹子和探头本身;4)探头电容越小，它对电路的负载就越小,测试结果就更精确。选用时请根据情况仔细考虑；5)探头是有测量幅度的,不要用于测大信号,以免造成探头损坏。例如:信号幅度超过40V时，用有源探头P6245和P6243测量会造成探头的损坏；6)差分探头能够测量的差分电压范围是有限的。例如，差分探头P6247，其上的开关打在10档位时，能测的差分电压范围是8。5V，打在1档位时只有850mV。差分信号峰峰值超过850mV时（比如测公司常用的平

19、衡线传输信号5V)，要注意选用10档，否则会因输入过大而使显示的波形发生错误；7)使用电流探头需先校准。每测试一个信号都需要校准一次；8)使用时，探针尽量垂直于测试表面。但不可用力按压，以免探针受损；4.5测试点的选择1）一般只测试单板接收到的信号，不测试发送的信号；2）信号质量测试点要求在信号在末端测量（根据当前信号流向决定测试点）。尽量在芯片的输入管脚上测量，或者尽量靠近输入管脚;3）很多信号在单板上会经过多级匹配、驱动,对此类输入信号的测试点应选在匹配之后，芯片输入端。建议各级驱动芯片的输入端都测量；4）对于同一个信号在不同的拓朴点上的情况（例如星形拓扑），其信号质量差异很大，故一般要求

20、所有输入点的信号质量必须进行测试；5）测试信号应就近接地,越近越好,以减少接地环路面积;注选择测试点，还有一些非通用原则，参考第6节信号质量测试方法里详细说明。5信号质量测试通用标准本规范针对绝大多数情况拟定，不做大而全的考虑，因此可能并没有包括某些特殊信号。另外有些指标需要在研发实践中进一步修定！5.1信号电平简述：信号质量涉及到的几个概念:波形周期对于重复性的波形，相邻两个重复波形间的间隔时间，定义为波形周期，其倒数为波形频率。波形宽度波形电压上升到波形幅度的50起到波形电压下降到波形幅度的50止的时间。上升时间波形电压从波形幅度的10%上升到90%所需要的时间。下降时间波形电压从波形幅度

21、的90%下降到10所需要的时间。占空比指波形宽度占周期的比例，例如方波的占空比为50.高电平为一个阀值，当信号电平超过此值时，会被认为为高，也就是1，在应用中，有输入输出之分。低电平为一个阀值，当信号电平低过此值时，会被认为为低,也就是0，在应用中也有输入输出之分。输入高电平（VIH）保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于VIH时，则认为输入电平为高电平。输入低电平（VIL）保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于VIL时，则认为输入电平为低电平.输出高电平（VOH）保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都

22、必须大于此VOH。输出低电平（VOL）保证逻辑门的输出为低电平时的输出电平的最大值,逻辑门的输出为低电平时的电平值都必须小于此VOL.阀值电平(VT）数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转作时的电平。它是一个界于VIL、VIH之间的电压值.对于CMOS电路的阈值电平，基本上是二分之一的电源电压值。但要保证稳定的输出,则必须要求输入高电平 VIH，输入低电平VIL，而如果输入电平在阈值上下，也就是VILVIH这个区域,电路的输出会处于不稳定状态。注 对于一般的逻辑电平,以上参数的关系如下： VOH VIH VT VIL VOL。 5.2合格标准表1.电平信号高低电平合格标准(单位

23、 V）信号类型VCCVOHVIHVTVILVOLTTL、ABT52。421。50。80.4LVTTL、LVT、LVC、ALVC、LV3.32.421。50。80.4CMOS54。43.52.50.50。5LVCMOS3。3/2.52。4/2。02。0/1。71.5/1。20。8/0。70。2/0。2LVDS1。4752.41.200。925CML1。5/1。81。5/1。81。91.61。31.0/1.3ECL/LVECL0-0.881.241.3-1.361.72PECL54.23.93.73.523。05LVPECL3。32。422。062.001.941。58GTL1。20。90.80。

24、750。4GTL+1。51.110.950。4ETL52。41.61。51。40.4BTL（低电平为1V）2.11。61。551.471。1HSTL-I、II 11.51.30.850。750.650。4HSTLIII、IV1.51.310.90.80。4SSTL 2-I、II 22。52.31。431。251.070。2SSTL 3I、II3.33.11。71。51。30。2表2.过冲毛刺合格标准（单位 V)信号类型正向过冲负向过冲正向回冲负向回冲正向毛刺负向毛刺实测VIH要求实测VIL要求PECL0.20.23。873。523.523.873。873.52TTL112。40.80.82.4

25、30。6LVTTL（3V）10.62.40。82.42.80。6CMOS113.51。53.51GTL+0.40.41。21。40。4GTL0.30。30。950。250。951。150。3小结 从上表中可以看出：1正向回冲和毛刺应大于VOH,负向回冲和毛刺应小于VIL。也就是保证过冲和毛刺不被误判断为有效信号;2正向过冲和负向过冲在器件absolute maximum rating 基础上略有放宽。过冲 与 Absolute Maximum Rating我们注意到芯片资料中常规定absolute maximum rating的要求，例如LVTH16245 的器件资料规定其VI（直流输入电压)

26、的范围0.5 +7。0V。当管脚电压范围长期超过器件的absolute maximum rating时，器件很容易失效（器件资料里常提到:Absolute Maximum continuous ratings are those values beyond which damage to the device may occur。）.对于我们调试、测试过程中常遇到的时钟信号过冲，一般是处在时钟信号上升、下降沿上的,不是一直处于超过absolute maximum rating的状态。所以考虑实际情况，我们以上表为依据来评估测试过冲，条件略有放宽。如果管脚上电压长期为过压、负压，则不应超过abs

27、olute maximum rating。5.3信号质量测试结果分析注意事项1） 对设计缺陷的窄脉冲（如逻辑设计缺陷)等，不属于信号质量要求范围，而属于设计错误,必须进行更正；2） 参照信号的用途，分析信号质量对单板的影响。 一些情况下差的信号质量不一定会对系统造成影响的，不能单纯参照指标.比如数据、地址线是电平有效信号，并且通常在读写控制信号的上升/下降采样，边沿处信号质量对系统影响不大。因此在选择我们关注的测试指标时要按需求选择。但是也应当指出，边沿处的过冲虽然对系统的功能实现可能没有影响,可是会对器件的寿命造成不良影响。3） 酌情考虑输入信号的过冲对器件的影响,视器件本身的设计，工艺而定

28、。现在的CMOS工艺的输入电平可达07V,所以高电平过冲对器件的影响较小，主要应该关注低电平过冲。器件功能出现异常可能不仅与低电平过冲的幅度有关，还与低电平过冲的时间宽度有关。对CMOS器件尤其要注意其低电平过冲的影响，可能造成闩锁现象。 对于不同的器件，对低电平要求应符合厂家规定的absolute maximum rating 的要求.4) 信号波形不标准时可能是该信号处于三态，或单板在此时并不使用该信号，对此类信号要注意分析此信号是否为有效期间，如果在无效期间可视其为正常信号.6信号质量测试方法6.1电源信号质量测试6.1.1 简述 电源本身有各类参数，在和产品配合使用时必须关注电源在实际工作过程的每一个输出参数是否符合要求。单独的电源参数，以及电源在与产品配合工作时参数是经常不一样的,我们必须在实际应用中对电源的每一个关键参数进行详细测试，从而保证产品（系统）的正常工作. 这里讨论的是和电源工作时输出信号参数的测试方法和要求。本小节“电源信号质量测试不仅仅指电源芯片DC/DC、LDO等，还涉及芯片的电源管脚。6.1.2 测试项目1)测试电压值(精度）2)测试电源噪声/纹波3)测试电压上下电波形4)测量缓启动电路参数5)测试电源电流和冲击电流6)测试电源告警信号7)测试冗余电源的均流参数6.1.3 测试方法1) 测试电压值（精度）测试仪器万用表（或示波器+无源探头）测试