VLSI 复习题与思考题.docx

1、VLSI 复习题与思考题第一章“VLS工设计基础概述”复习题与思考题1. 为什么CMOS（含BiCMOS）工艺成为VLSI主流工艺？其最大特点是什么？ 在微电子技术领域，集成电路的制造有两个主要的实现技术：双极技术与MOS技术。CMOS以其结构简单，集成度高，耗散功率小等优点，成为当今VLSI制造的主流技术。其最大特点是耗散功率小。2. 双极工艺还有用武之地吗？ 双极技术是以NPN与PNP晶体管为基本元件，融合其他的集成元件构造集成电路的技术方法。双极器件以其速度高和驱动能力大，高频、低噪声等优良特性，在集成电路的设计制造领域，尤其是模拟集成电路的设计制造领域，占有一席之地。但双极器件的耗散功

2、率比较大，限制了它在VLSI系统中的应用。3. 以你的体会，你认为集成电路设计师应具备哪些基本技术基础？ 设计者必须具备下列的技术基础：电路与逻辑没计技术基础，器件与工艺技术基础，版图设计技术基础和集成电路计算机辅助设计技术基础。除此之外，设计者还应具备对电路、逻辑、器件、工艺和版图的分析能力。4. 简要说明描述集成电路技术水平5大指标的含义。当前国内和国际上集成电路产业在特征尺寸及晶园尺寸方面各达到什么水平？ 集成度是以一个IC芯片所包含的元件(晶体管或门/数)来衡量，特征尺寸 特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件栅电极所决定的沟道长度的几何长度)，芯片面积大小，

3、晶片直径大小，封装引脚数多少。 国内：0.25m, 8英寸(20cm)，国际：0.13m, 12英寸(30cm)。5. 微米级、亚微米级、深亚微米级各指什么尺寸，举例说明之。微米级(micro-M)（3m、2m1985年、1.5m、1m1989年）、亚微米级（submicro-SM）（0.7m、0.5m1993年）发展到深亚微米（deep submicro-DSM）（0.35m1997年、0.25m、0.18m2001年、0.13m），超深亚微米或亚0.1m2005年（very deep submicro-VDSM ）。6. 简要说明深亚微米电路设计对设计流程的影响。 在深亚微米级电路设计中的

4、一个突出矛盾是时序问题。到了深亚微米水平，互连线的延迟将超过门延迟。要求在逻辑设计过程中引入物理设计阶段的数据；如何把布局布线工具、寄生参数提取工具的时序分析统计工具集成到逻辑综合中去。还有一个功耗问题必须考虑。总之是要求将前端设计和后端设计及测试融为一体。 7. 为什么说嵌入式SoC的设计代表了高科技的设计方法和软硬件系统？ 嵌入式SoC 是集系统性能于一块芯片上的系统组芯片，它通常含有一个或多个微处理器IP核（CPU），有时再增加一个或多个DSP IP核，以及多个或几十个的外围特殊功能模块，和一定规模的存储器（RAM， ROM）等。针对应用所需的性能将其设计集成在芯片上，而成为系统操作芯片

5、。芯片的规模常常可以达到数百万门甚至上千万门以上，所以嵌入式SoC是满足应用的系统组成的集成电路产品。嵌入式SoC一方面要满足复杂的系统性能的需要，另一方面也要满足市场上日新月异的对新产品的需求，因此嵌入式SoC的设计代表了高科技的设计方法和软硬件系统8. IP的基本定义是什么？ IP核 即知识产权产品是在集成电路设计中，IP特指可以通过知识产权贸易，在各设计公司间流通的完成特定功能的电路模块。9. 分别说明硬IP、软IP、固IP的主要特征。 硬IP，也是针对某一工艺完成的版图设计，并经过后仿真和投片验证。硬核已完成了全部的前端和后端设计，制造也已确定。它的特点是灵活性最小，知识产权的保护比较

6、简单。软IP是包括逻辑描述、网表和不能物理实现的用于测试的文档(test bench file) 方式存在的IP，是一段可综合的高级语言（用C语言或硬件描述语言完成）源程序，用于功能仿真。 在进行电路设计时，可以改动IP的内部代码以适应不同的电路需要，或者IP本身就带有各种可设置的参数来调整具体的功能。 固核是一种介于软核和硬核之间的IP，通常以RTL代码和对应具体工艺网表的混合形式提供。固核既不是独立的，也不是固定的，它可根据用户要求进行修改，使它适合用于某种可实现的工艺过程。固核允许用户重新确定关键的性能参数。10. 嵌入式IP核与通用IP模块各有什么特点？ 嵌入式IP核指可编程IP模块，

7、主要是CPU与DSP，通用模块则包括存储器、存储控制器，通用接口电路，通用功能模块等。 IP模块的这种划分，通常是基于商业方面的考虑，按业界的一般观点，提供嵌入式IP核的供应商有比较大的利润空间，而且生存环境较好。11. 分别说明CPU核与DSP核，存储器核、存储控制器核，通用接口电路核，通用功能模块核各属于哪种类型？ CPU核与DSP核，存储器核-硬IP；存储控制器核，通用接口电路核，通用功能模块核-软IP。12. 虚拟插座接口联盟想解决什么问题？ 1) 从IP模块的提供者来看，问题是如何设计商用IP，如何进行恰当的描述使得既能方便使用者进行再利用又不暴露知识产权的秘密，以及如何对IP模块进

8、行维护，使它适应技术的发展；2) 从IP模块的使用方面来看，问题是通过什么渠道可以找到所需要的IP模块，如何对它进行评估，验证，如何能够购买到。如何正确使用以及许多标准化的问题。13. 什么是摩尔定律？ 集成电路的集成度大约每三年就要翻两番，集成电路的特征尺寸则是每三年以0.7的比率缩小。14. 说明如下30个英文缩写字的含义（不要求写英文全称）：MOSFET 金属-氧化物-半导体场效应晶体管IC 集成电路LSI 大规模集成电路VLSI 超大规模集成电路ULSI 特大规模集成集成电路GSI 巨大规模集成集成电路SDM 深亚微米VSDM 超深亚微米SoC 系统集成或片上系统IP 知权模块I/O

9、输入/输出CPU 中央处理器DSP 数字信号处理器BIST 内建自测试CMOS 互补金属-氧化物-半导体集成电路BiCMOS 双极-互补金属-氧化物-半导体兼容集成电路MEMS 微机电系统 MOEMS 微光机电系统BioMEMS 生物微机电系统VSIA 虚拟插座接口联盟VCX 虚拟部件交易所CAD 计算机辅助设计CAE 计算机辅助工程EDA 电子设计自动化VHDL 硬件描述语言ASIC 面向特定应用的集成电路ASSP 标准专用电路CIF 由美国加州工学院开发的版图交换格式PG 图形发生器RTL 寄存器传输级 第二章 “MOS器件与工艺基础”复习思考题1. 说明MOS器件的基本工作原理。它与BJ

10、T基本工作原理的区别是什么？MOS器件基于表面感应的原理，是利用垂直的栅压VGS实现对水平IDS的控制。它是多子（多数载流子）器件。用跨导描述其放大能力。 双极型晶体管(BJT)是利用发射结、集电结成的体内器件，由基极电流控制集电极电流的两种载流子均起作用的器件。用电流放大系数描述其放大能力。2. 试以栅介质和栅电极的种类对MOS器件进行分类。当前VLSI MOSIC工艺的主流采用何种工艺？ 以SiO2为栅介质时，叫MOS器件，这是最常使用的器件形式。历史上也出现过以Al2O3为栅介质的MAS器件和以 Si3N4为栅介质的MNS 器件，以及以SiO2+Si3N4为栅介质摸MNOS器件，统称为金

11、属-绝缘栅-半导体器件-MIS 器件。以Al为栅电极时，称铝栅器件。以重掺杂多晶硅(Poly-Si) 为栅电极时，称硅栅器件。它是当前MOS器件的主流器件。3.为什么说硅栅工艺优于铝栅工艺？ 硅栅工艺是利用重掺杂的多晶硅来代替铝做为MOS管的栅电极，使MOS电路特性得到很大改善，它使|VTP|下降1.1V，也容易获得合适的VTN值并能提高开关速度和集成度。硅栅工艺具有自对准作用，这是由于硅具有耐高温的性质。栅电极，更确切的说是在栅电极下面的介质层，是限定源、漏扩散区边界的扩散掩膜，使栅区与源、漏交迭的密勒电容大大减小，也使其它寄生电容减小，使器件的频率特性得到提高。另外，在源、漏扩散之前进行栅

12、氧化，也意味着可得到浅结。铝栅工艺为了保证栅金属与漏极铝引线之间看一定的间隔，要求漏扩散区面积要大些。而在硅栅工艺中覆盖源漏极的铝引线可重迭到栅区，这是因为有一绝缘层将栅区与源漏极引线隔开，从而可使结面积减少30%-40%。硅栅工艺还可提高集成度，这不仅是因为扩散自对准作用可使单元面积大为缩小，而且因为硅栅工艺可以使用“二层半布线”即一层铝布线，一层重掺杂多晶硅布线，一层重掺杂的扩散层布线。由于在制作扩散层时，多晶硅要起掩膜作用，所以扩散层不能与多晶硅层交叉，故称为两层半布线铝栅工艺只有两层布线：一层铝布线，一层扩散层布线。硅栅工艺由于有两层半布线，既可使芯片面积比铝栅缩小50%又可增加布线灵

13、活性。当然，硅栅工艺较之铝栅工艺复杂得多，需增加多晶硅淀积、等离子刻蚀工序，而且由于表面层次多，台阶比较高，表面断铝，增加了光刻的困难，所以又发展了以Si3N4作掩膜的局部氧化LOCOS (Local Oxidation Isolation for MOSIC) 工艺，或称等平面硅栅工艺。4. 扩散条、重掺杂多晶硅和金属布线的性能区别。扩散条连线由于其电容较大，漏电流也较大，所以尽量少用，一般是将相应管子的源或漏区加以延伸而成。扩散条也用于短连线，注意扩散条不能跨越多晶硅层，有时把这层连线称为“半层布线”。因硼扩散薄层电阻为30120/，比磷扩散的R大得多，所以硼扩散连线引入的分布电阻更为可观

14、，扩散连线的寄生电阻将影响输出电平是否合乎规范值，同时也因加大了充放电的串联电阻而使工作速度下降因此，在CMOS电路中，当使用硼扩散条做连线用时要考虑到这一点。详见下表。5. 画出MOS器件的输出特性曲线。指出MOS器件和BJT输出特性曲线的异同。双极性晶体管的输出特性曲线形状与MOS器件的输出特性曲线相似，但线性区与饱和区恰好相反。MOS器件的输出特性曲线的参变量是VGS ，双极性晶体管的输出特性曲线的参变量是基极电流IB。6. 画出增强型(Enhancement) NMOS晶体管和耗尽型(Depletion)NMOS晶体管的输出特性曲线。标出它们阈值电压VT(Threshold volta

15、ge) 、 夹断电压VP (pinch-off)的符号。耗尽型NMOS晶体管夹断电压VP的符号为负。增强型NMOS晶体管阈值电压VT的符号为正。7. 画出增强型NMOS晶体管，耗尽型NMOS晶体管，增强型PMOS晶体管，耗尽型PMOS晶体管的表示符号。在实际的应用中，一般采用哪几种MOS晶体管？在实际的应用中，一般采用增强型NMOS晶体管，耗尽型NMOS晶体管，增强型PMOS晶体管。8. 列出影响MOS晶的阈值电压VT 的因素。为什么硅栅NMOS器件相对于铝栅NMOS器件容易获得增强型器件？ 第一个影响阈值电压的因素是作为介质的二氧化硅(栅氧化层)中的电荷Qss以及电荷的性质。第二个影响阈值电

16、压的因素是衬底的掺杂浓度。 第三个影响阈值电压的因素是由栅氧化层厚度tOX决定的单位面积栅电容的大小。 第四个对器件阈值电压具有重要影响的参数是栅材料与硅衬底的功函数差MS的数值。铝栅的MS为-0.3V硅栅为+0.8V。所以硅栅NMOS器件相对于铝栅NMOS器件容易获得增强型器件。9. 写出MOS晶体管的线性区、饱和区和截止区的电流-电压特性方程。何谓萨式方程？萨式方程就有MOS晶体管的电流-电压特性方程。10. 说明MOS晶体管的最高工作频率同栅极输入电容之间的关系。MOS晶体管的最高工作频率栅极输入电容正比于栅区面积乘单位面积栅电容。11. 什么是MOS晶体管的衬底偏置效应？CMOS倒相器

17、有衬底偏置效应吗？当MOS晶体管的源极和衬底不相连时，即VBS (Bulk-Source) 0 的情况，由基本的pn结理论可知，处于反偏的pn结的耗尽层将展宽。由于栅电容两边电荷守衡，所以，在栅上电荷没有改变的情况下，耗尽层电荷的增加，必然导致沟道中可动电荷的减少，从而导致导电水平下降。若要维持原有的导电水平，必须增加栅压，即增加栅上的电荷数。对器件而言，衬底偏置电压的存在，将使MOS晶体管的阈值电压的数值提高。对NMOS，VTN更正，对PMOS，VTP更负，即阈值电压的绝对值提高了。CMOS倒相器没有衬底偏置效应，但CMOS传输门有。12. 分别说明TTL、ECL、CMOS的基本逻辑单元。T

18、TL的基本逻辑单元是与非门。ECL的基本逻辑单元是或非门。CMOS的基本逻辑单元是倒相器和传输门。13. 画出CMOS倒相器的电路图和剖面图。CMOS结构的特点是什么？所谓CMOS(Complementary MOS)，是在集成电路设计中，同时采用两种MOS器件：NMOS和PMOS，并通常配对出现的一种电路结构。CMOS电路及其技术已成为当今集成电路，尤其是大规模电路、超大规模集成电路的主流技术。CMOS结构的主要优点是电路的静态功耗非常小，电路结构简单规则，使得它可以用于大规模电路、超大规模集成电路。CMOS电路的特点 (1)静态功耗小 CMOS电路最为突出的优点是徽功耗，其静态功耗是微瓦数

19、量级甚至是纳瓦数量级，这一优点使得CMOS在LSlVLSI中占有重要地位。CMOS的动态功耗值随工作频率的升高而增大，甚至接近某些LSTTL电路的功耗值。但从系统来看，CMOS电路的功耗仍比TTL电路低得多。 (2)工作电源电压范围宽 CMOS电路的工作电源电压可在318V内波动，由于工作电源电压范围宽，因此选择电源电压灵活方便，对供电线路要求低，允许有较大的波纹，(甚至末加稳压的电源也可以使用)。 (3)噪声容限高 CMOS电路本质上是一种噪声容限高的器件，不论输入高电平还是输入低电平。输入电压噪声容限的典型值高达电源电压的45(技术规范为大于电源电压30)。 (4)逻辑摆幅大 CMOS电路

20、的输出逻辑高电平近似等于电源的高电子电位VDD；逻辑低电平近似等于电源的低电平电位VSS。即输出逻辑摆幅近似等于工作电源电压值。采用的电源电压越高，输出逻辑摆幅也越大，电源电压的利用系数是最高的。 (5)输入阻抗高 CMOS电路的输入端一般都是由保护二极管和串联电阻构成的保护网络。在正常工作电压范围内，这些保护二极管均处于反向偏置状态，直流输入阻抗取决于这些二极管的泄漏电流。通常情况下，等效输入电阻大于108，一般可达1010。 14. 为什么通常PMOS管的(WL)P 比NMOS管的宽长比(WL)N大？大多少倍？因为有效电子迁移率比有效空穴迁移率约高出2.5倍，为保证导电因子相等，进而保证有

21、对称的电流特性、跨导等，往往在设计输出级电路时，要求PMOS管的(WL)P 比NMOS管的宽长比(WL)N大2.5倍。15. 何谓CMOS结构的Latch-Up效应？说明它的危害。举出3条可以减少发生该效应的准则。Latch-Up(锁定)是体硅CMOS存在一种寄生电路的效应，它会导致VDD和VSS短路，使得晶片损毁，或者至少系统因电源关闭而造成失效。1)每个衬底要有适当的衬底接点(或阱接点)。 2)每个衬底接点应该接到传输电源的金属上。 3)衬底接点要愈靠近接到电源的源极。这可以降低Rs和Rw值。 4)每5到10个晶体管要有一个衬底接点。 5)N型器件要靠近Vss，P型器件要靠近VDD。 最容

22、易发生Latch-Up的地方是在输入、输出焊接区(I/O Pad)结构中，因为那里会有大量的电流流过。通常采用专门设计的I/O Pad。 16. 画出二输入CMOS与非门和CMOS二输入或非门电路图。可以设计CMOS八输入与非门吗？ 不能直接设计CMOS八输入与非门，因为当MOS管串联工作时，串联结构的器件将存在衬底偏置效应。从图 (a)上可以看到在与非门中的NMOS管的衬底都是连接到地，而M3的源端电位并不为0，这样，M3就存在衬底偏置效应，它的阈值电压将提高，相应的导通过程变缓。输入端越多，串联的NMOS晶体管越多，最上边的NMOS管衬底偏置越严重，对信号的响应越滞后。在或非门中有类似的情

23、况，只不过衬底偏置效应发生在串联的PMOS管上，越下边的PMOS越严重。通常输入端子数不超过四个。17. 写出异或门的逻辑表达式功能，为什么说在运算逻辑方面，它是一个非常重要的逻辑部件？异或门具有运算的功能，在运算逻辑方面，它是一个非常重要的逻辑部件。当A和B均为0时，Z=0，当A和B均为1时，Z也为0，当A和B不相同时，Z=1。这样的关系正好满足二进制加的本位和的规律，所以，异或门常作为加法器的基本组成单元使用。18. NMOS传输门和PMOS传输门在传输高电平和低电平时，各有什么特点。NMOS传输门在传输高电平时，有阈值电压损耗，NMOS传输门可以完全地传输低电平。PMOS传输门在传输低电

24、平时，有阈值电压损耗，PMOS传输门可以完全地传输高电平。19. 画出CMOS传输门的电路图，它有衬底偏置效应吗？CMOS传输门有衬底偏置效应。20. D型锁存器和触发器的主要区别是什么？锁存器是双稳态电路的最简单形式。它具有记忆或存贮二进制触发脉冲信息的功能。当时钟脉冲CP的使能电平一到，数据即可进入，并立即反映在输出端。在数据输入后就可被CP的禁止电平所封锁，因此也称为“透明锁存器”。 触发器(Flip-Flop)触发器是数字电路中的一种基本逻辑单元。它除了象锁存器那样具有记忆功能外，还可以构成计数、移位等功能。因此其电路也是在锁存器的基础上再作改进而成。它没有空翻现象21. 何谓三态逻辑

25、？三态门是一种非常有用的逻辑部件，它被广泛地应用在总线结构的电路系统中。所谓三态逻辑，是指该逻辑门除了正常的“0”、“1”两种输出状态外，还存在第三态：高阻输出态(Z)。22. 集成电路生产线(IC production Line)与标准工艺加工线(Foundry)有何主要区别？集成电路大批量生产线(IC Mass Production Line)这是一种传统的IC生产线。其功能是大批量生产单品种(或品种系列)通用IC如各种DRAM生产线等。其产品由厂方自己设计，并对产品的最终性能负责。这种生产线的产品质量稳定、成本低廉，但缺乏柔性。其年投片量通常达到10万片以上(相应的年电路产量为几千万块，

26、乃至几亿块)，才能达到经济生产规模而具有国际市场竞争力。建立这样一条生产线的资金已由数千万美元上升到数亿(10亿以上)美元，生产运行费也相应增加，而产品的单位功能价格却继续大幅度下降。标准工艺加工线(Foundry)引入IC后，通常称之为晶园代工线，它是用来制造用户特定设计的ASIC的一种方式，它运用成熟的标准工艺为多方用户服务，既保证有符合技术规范要求的性能，又保证有相当高的成品率，还要按照用户选择，提供辅助性的服务，包括设计程序、试验和封装等。23. 列举出深亚微米工艺的主要优点。深亚微米工艺的主要优点如下。(1)面积(Size)缩小、(2)速度(Speed)提高、(3)功耗(Power

27、Consumption)降低24. 依照工艺顺序，说明p阱硅栅CMOS电路工艺最少所需掩模版的名称。最少需如下8块掩膜。掩膜1： P阱光刻，确定P阱区域的大小和区域，使NMOS管可以位于阱中。掩膜2 ：光刻有源区，确定薄氧化层区域的大小和位置，以便将来形成栅极以及注入N型和P型离子成为MOS晶体管的源极和漏极，而原来的厚氧化层在此区域中将被刻蚀掉并生长成薄氧化层。 掩膜3：光刻多晶硅，确定多晶硅栅极的位置和多晶硅连线的图形，该掩膜确定了P型MOS和N型MOS晶体管沟道的长度。掩膜4：P+区光刻，用于形成P型离子注入区域，构成P型MOS晶体管。掩膜5： N +区光刻，与掩膜4成互补形式，与掩膜4

28、有相同的功能，同样是为了制做MOS晶体管。掩膜6：光刻接触孔，用来确定接触孔的位置和大小。掩膜7：光刻铝引线。掩膜8：刻钝化孔。第3章 工艺与设计接口复习思考题1. IC工厂般会向用户提供哪些资料？IC工厂般会向用户提供如下5方面的资料，即电学设计规则，版图设计规则，单元电路信息，SPICE 模型和连线电容。2. 电学设计规则包括哪些内容？包括3个方面，即工艺参数、晶体管的电学参数、电阻参数。3. 工艺对设计的制约包括哪些方面？l) 最小加工尺寸和集成度对设计的制约。任何一条工艺线均有标称加工尺寸，这样的标称尺寸就决定了我们设计的MOS器件的沟道长度L。另一方面，即使是具有相同的标称尺寸，在各

29、图形具体的加工精度上还有差别。工艺线的加工还有一个最大芯片尺寸(粗略地反应了集成度)的限制。 2)标准工艺流程对特殊工艺要求的制约。通常是要求设计迁就工艺，如果不是特别的需要，设计者尽量地不要增加额外的工艺要求。 3)工艺参数对设计的制约。由工艺决定的电路的重要参数有阈值电压、薄层电阻和单位面积电容等。4. 为什么说阈值电压是MOS结构的重要参数？什么是场区的阈值电压？如果电路的正负电源电压之和等于15V，则场区阈值电压应等于多少？阈值电压的数值及其误差大小对电路性能将产生重要的影响。对硅栅MOS器件，阈值电压反映了衬底掺杂浓度，栅氧化层厚度，栅氧化层中含有的电荷性质与数量，以及多晶硅与衬底的

30、功函数差。通常要求场区的阈值电压大于集成系统电源电压范围再加20的电源电压波动。例如，电路的正负电源电压之和等于15V，则场区阈值电压应大于18V。5. 版图设计规则包括哪些内容？设计规则由两个子集组成：几何设计规则和电学设计规则。几何设计规则给出的是一组版图设计的最小允许尺寸，设计者不能突破这些最小尺寸的限制，也就是说，在设计版图时对这些位置的版图图形尺寸，只能是大于或等于设计规则的描述，而不能小于这些尺寸，它是集成电路版图设计的依据。这些规定是以掩膜版各层几何图形的宽度、间距及重叠量等最小容许值的形式出现的。设计规则本身并不代表光刻、化学腐蚀、对准容差的极限尺寸，它所代表的是容差的要求。电

31、学设计规则给出的是将具体的工艺参数及其结果抽象出的电学参数，是电路与系统设计、模拟的依据6. 简要说明版图几何设计规则的描述方法。有两种描述方法：一是规整格式。在这类规则中，把绝大多数尺寸规定为某一特征尺寸的某个倍数。 二是用具体的数值进行描述，数值单位是m，被称为微米设计规则，也称为自由格式。第四章思考题1. 为什么说只读存储器是不挥发存储器？只读存储器(Read Only Memory，ROM) 它又称固定存储器。ROM是把数据固定地存储起来，然后按给定地址进行读出，但不象RAM那样可以随时快速写入和修改，只能读出。它在停电后照样能长期保存数据，所以又被称为不挥发存储器(Nonvolatile Memory)。2. 何谓MROM？MROM即掩膜ROM (Mask ROM)是通过工艺制作过程使单元阵列中的各个单元按要求制成“1”或“0”单元，它是由一次掩膜和加工所完成的。3.说明图4-4所示硅栅NMOS或非结构ROM的局部版图的区别。图4-4(a)所示的硅栅NMOS或非结构ROM的版图，以多晶硅条为字线(图中水平线)，以铝线做位线(图中竖直线)，以n+扩散区做地线，并且地线间隔排列即采用共用地线(共用源区)结构，在需要制作NMOS管的字线、位线交叉点处做一个n+扩散区形成源漏，与水平硅栅构成NMOS晶体管。图4-4