Verilog组合逻辑设计说明.docx

1、Verilog组合逻辑设计说明电 子 科 技 大 学实 验 报 告学生：ZYZ 学 号：26 指导教师：DJ一、实验项目名称： Verilog组合逻辑设计二、实验目的：使用ISE软件和Verilog语言进行组合逻辑的设计与实现。三、实验容：13-8译码器的设计和实现。24位并行进位加法器的设计和实现。3两输入4位多路选择器的设计和实现。实验要求如下：1采用Verilog语言设计，使用门级方式进行描述。2编写仿真测试代码。3编写约束文件，使输入、输出信号与开发板的引脚对应。4下载到FPGA开发板，拨动输入开关，观察Led灯的显示是否符合真值表。四、实验原理：174x138译码器是输出低有效的3-

2、8译码器。表1所示为74x138译码器的真值表。表1 74x138译码器的真值表输入输出G1G2A_LG2B_LCBAY7_LY6_LY5_LY4_LY3_LY2_LY1_LY0_L0xxxxx11111111x1xxxx11111111xx1xxx111111111000001111111010000111111101100010111110111000111111011110010011101111100101110111111001101011111110011101111111根据3-8译码器的真值表，可得输出的函数表达式为根据上述函数表达式，可画出逻辑电路图为。图1 3-8译码器的逻

3、辑电路图2. 数据选择器的逻辑功能是根据地址选择端的控制，从多路输入数据中选择一路数据输出。因此，它可实现时分多路传输电路中发送端电子开关的功能，故又称为复用器（Multiplexer）,并用MUX来表示。表2 2输入1位多路选择器的真值表数据输入选择控制S输出YD0D100000100100111010010011110101111 2选1数据选择器的真值表如表1所示，其中，D0、D1是2路数据输入，S为选择控制端，Y为数据选择器的输出，根据真值表可写出它的输出函数表达式为： 如果输入再加上低有效的输入使能端，则输出的表达式变为根据上述函数表达式，可画出2输入4位多路选择器的逻辑电路图为。图

4、2 2输入4位多路选择器的逻辑电路图2. 1位全加器的真值表如下表3 1位全加器的真值表输入变量输出变量ABCiCi+1S000000010101001011101000110110110101111101110根据真值表，输出表达式为：对于4位并行加法器，可以按入下公式进行设计图3所示为4位并行进位加法器框图，本实验中用Verilog语句来描述。图3 4位并行进位加法器五、实验器材（设备、元器件）： PC机、Windows XP、Anvyl或Nexys3开发板、Xilinx ISE 14.7开发工具、Digilent Adept下载工具。六、实验步骤：实验步骤包括：建立新工程、原理图或代码输

5、入、设计仿真、输入输出引脚设置、生成流代码与下载调试。七、关键源代码：1在ISE设计中可以直接输入如下3-8译码器的代码 23-8译码器的仿真测试代码 仿真结果如下图所示。图4 译码器的仿真结果3译码器在Nexys3开发板上的约束文件44位并行加法器的代码5加法器的仿真测试代码仿真结果如下图所示。图5 加法器的仿真结果6加法器在Nexys3开发板上的约束文件7数据选择器的代码 module mux_2in4bit( input EN_L , S , input4:1 D0 , D1 , output4:1 Y ); wire w0 , w1 , w2 , w3 , w4 , w5 , w6 ,

6、 w7 , w8 , w9 ; wire S_L ; not ( S_L , S ) ; nor ( w0 , EN_L , S ) ; nor ( w1 , EN_L , S_L ) ; and ( w2 , D01 , w0 ) ; and ( w3 , D11 , w1 ) ; and ( w4 , D02 , w0 ) ; and ( w5 , D12 , w1 ) ; and ( w6 , D03 , w0 ) ; and ( w7 , D13 , w1 ) ; and ( w8 , D04 , w0 ) ; and ( w9 , D14 , w1 ) ; or ( Y1 , w2

7、, w3 ) ; or ( Y2 , w4 , w5 ) ; or ( Y3 , w6 , w7 ) ; or ( Y4 , w8 , w9 ) ; endmodule8. 数据选择器的仿真测试代码 /AddstimulushereEN_L=1S=1bx#100EN_L=0S=0D0=4b0101#100EN_L=0S=1D1=4b1010仿真结果如下图所示。图6 数据选择器的仿真结果9数据选择器在Nexys3开发板上的约束文件#SwitchNETD01LOC=T10;#SW0NETD02LOC=T9;#SW1NETD03LOC=V9;#SW2NETD04LOC=M8;#SW3NETD11LOC=N8;#SW4NETD12LOC=U8;#SW5NETD13LOC=V8;#SW6NETD14LOC=T5;#SW7#LedNETY1LOC=U16;#LED0NETY2LOC=V16;#LED1NETY3LOC=U15;#LED2NETY4LOC=V15;#LED3#ButtonNetSLoc=B8;#BTN0NetEN_LLoc=C4;#BTNL八、实验结论：九、总结及心得体会：分析好逻辑关系后，在写代码。调试，有时候再运行一遍就可以。约束条件最容易出问题。十、对本实验过程及方法、手段的改进建议： 减少实验项目。 报告评分： 指导教师签字：