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1、数字钟电子技术课程设计 数字钟 学院：电子信息工程学院专业、班级：自动化051501班姓名：李 宁学号：200515040115指导教师：闫晓梅2008年1月 数字钟一、 任务与要求：用中小规模集成电路设计并制作一台能显示时、分、数字钟1 由振荡器产生时钟信号。2 小时计数器用24进制计数器。3 可以手动校正时间，能分别进行时，分的校正。4 采用LED显示时、分、秒。二、 总体框图振荡器 图1 总框图总体方案的确定 1.数字钟的构成 数字钟实际上是一个对标准频率(1HZ)进行计数的计数电路.由于计数的起始时间不可能与标准时间(如北京时间)一致,故需要在电路上加一个校时电路,同时标准的1HZ时间

2、信号必须做到准确稳定.通常使用石英晶体振荡器电路构成数字钟根据设计要求，数字钟电子系统由振荡器、“时”“分”“秒”对应的计数器、译码显示器和校时电路等组成。原理框图如上所示。该系统工作原理：振荡器产生稳定的1Hz的脉冲信号，作为标准秒脉冲。秒计数器计60后向分计数器进位，分计数器计满60后向小时进位，小时计数器设置成24进制计数器。计数器的输出直接送到显示器。计时出现误差时可以用校时电路进行校时，校分，校秒。1） 振荡器 振荡器是构成数字式时钟的核心,它的稳定度及频率的准确度决定了数字钟计时的准确程度。这里选用555组成额多谐振荡器，设振荡器频率f=1Hz，电路图如下图1-1。 图1-1 2）

3、 时间计数器 由总系统框图可知，数字时钟需要两个六十进制计数器分别用作“分”和“秒”的计数，还需要一个二十四进制计数器作“小时”的计数。计数器我们采用可预置BCD异步清零十进制加法计数器74ls160。 图1-2图1-2为时计数器，时计数器为24进制A图1-3图1-3为六十进制计数器，作为数字钟的分和秒。3） 校时电路 在计数器开始或计时出现误差时，必须和标准时间校准，这一功能由校时电路完成。校时的方法是给被校的计时电路引入一个超出常规计时许多倍的快脉冲信号，从而使计时电路快速到达标准时间。将“秒”脉冲信号分别引到“分”和”“时”的脉冲输入端以便快速校准“分”和“时”。（此校时电路简单可以在总

4、电路图中查看）三、 器件选择实验所用器件如下74LS160为十进制同步加法计数器 逻辑框图如图： 逻辑符号如图： 图1-4 图1-5逻辑功能表如下：逻辑功能描述如下：由逻辑图与功能表知，在CT74LS160中LD为预置数控制端，D0-D3为数据输入端，C为进位输出端，RD为异步置零端，Q0-Q3位数据输出端，EP和ET为工作状态控制端。当RC=0时所有触发器将同时被置零，而且置零操作不受其他输入端状态的影响。当RC=1、LD=0时，电路工作在预置数状态。这时门G16-G19的输出始终是1，所以FF0-FF1输入端J、K的状态由D0-D3的状态决定。当RC=LD=1而EP=0、ET=1时，由于这

5、时门G16-G19的输出均为0，亦即FF0-FF3均处在J=K=0的状态，所以CP信号到达时它们保持原来的状态不变。同时C的状态也得到保持。如果ET=0、则EP不论为何状态，计数器的状态也保持不变，但这时进位输出C等于0。当RC=LD=EP=ET=1时，电路工作在计数状态。从电路的0000状态开始连续输入16个计数脉冲时，电路将从1111的状态返回0000的状态，C端从高电平跳变至低电平。利用C端输出的高电平或下降沿作为进位输出信号。其内部原理图如下图所示：2.74LS0074系列与非门的电线电缆与三极管组成的TTL反相器的典型电路的区别在于输入端改成了夺发射极三极管。多发射极三极管的基区和集

6、电区是共用的，而在P区的基区上制作了两个（或多个）高掺杂的N型区，形成了两个互相独立的发射极。我们可以把多发射极三极管看作两个发射极独立而基极和集电极分别并联在一起的三极管多发射极三极管可实现与运算。所用芯片74LS00，其逻辑框图如下图所示： 逻辑符号图： 逻辑功能表如下图： 逻辑函数式Y=AB 逻辑功能描述如下： 其中A、B为输入端，Y为输出端。 当输入端A=0，B=0时，输出端Y为高电平，即Y=1； 当输入端A=0，B=1时，输出端Y为高电平，即Y=1； 当输入端A=1，B=0时，输出端Y为高电平，即Y=1； 当输入端A=1，B=1时，输出端Y为低电平，即Y=0； 即两个输入端A、B的输

7、入电平只要有一个是低电平0，输出端Y就为高电平1；只有A、B两个输入端的电平同时为1时，输出端Y才为低电平0。3.555定时器图三为国产双极型定时器CB555内部电路结构原理图。它是由比较器C1和C2，基本RS触发器和集电极开路的放电三极管TD三部分组成。 其中VH是比较器C1的输入端，v12是比较器C2的输入端。C1和C2的参考电压VR1和VR2由VCC经三个五千欧电阻分压给出。在控制电压输入端VCO悬空时，VR1=2/3VCC,VR2=1/3VCC。如果VCO外接固定电压，则VR1=VCO,VR2=1/2VCO. RD是置零输入端。只要在RD端加上低电平，输出端v0便立即被置成低电平，不受

8、其他输入端状态的影响。正常工作时必须使RD处于高电平。图中的数码18为器件引脚的编号。555定时器是一种中规模集成电路，只要在外部配上适当阻容元件，就可以方便地构成脉冲产生和整形电路。555集成定时器由五个部分组成：1、 基本RS触发器：由两个“与非”门组成2、 比较器：C1、C2是两个电压比较器3、 分压器：阻值均为5千欧的电阻串联起来构成分压器，为比较器C1和C2提供参考电压。4、 晶体管开卷和输出缓冲器：晶体管VT构成开关，其状态受端控制。输出缓冲器就是接在输出端的反相器G3，其作用是提高定时器的带负载能力和隔离负载对定时器的影响。其逻辑框图如下图1-6： 图1-6逻辑符号如下图1-7：

9、 图1-7逻辑功能表如下图：逻辑功能描述如下：555定时器的主要功能取决于比较器，比较器的输出控制RS触发器和放电管T的状态。图中RD为复位输入端，当RD为低电平时，不管其他输入端的状态如何，输出v0为低电平。因此在正常工作时，应将其接高电平。由图可知，当5脚悬空时，比较器C1和C2比较电压分别为2/3VCC和1/3VCC。当vI12/3VCC，vI21/3VCC时，比较器C1输出低电平，比较器C2输出高电平，基本RS触发器被置0,放电三极管T导通，输出端vO为低电平。 当vI12/3VCC，vI21/3VCC时，比较器C1输出高电平，比较器C2输出低电平，基本RS触发器被置1,放电三极管T截

10、止，输出端vO为高电平。当vI11/3VCC时，基本RS触发器R =1、S =1,触发器状态不变，电路亦保持原状态不变。综合上述分析，可得555定时器功能表如表10.11.1所示。如果在电压控制端（5脚）施加一个外加电压（其值在0-VCC之间），比较器的参考电压将发生变化，电路相应的阈值、触发电平也将随之变化，进而影响电路的工作状态。四、功能模块1.秒脉冲发生器本实验采用555定时器组成多谐振荡器，产生1.0HZ的脉冲。振荡器是构成数字式时钟的核心,它的稳定度及频率的准确度决定了数字钟计时的准确程度。图1-8仿真波形2时间技术单元时间计数单元有时计数,分计数和秒计数等几个部分. 时计数单元为2

11、4进制计数器计数器;分计数和秒计数单元为60进制计数器。 我采用10进制计数器74ls160来实现时间计数单元的计数功能.每一计数器均提供一个异步清零端(低电平有效).图1-9为秒计数器，clk为信号输入端，由振荡器提供1Hz的秒脉冲。当计数达到60后向分计数器进位。因为在实验中得知74ls160为上升沿进位，所以在“秒”个位的进位输出端加上一个与非门以便达到预期效果。A图1-9图1-10为“分”计数器，基本结构和秒计数器相同，同样采用芯片74ls160。数字钟的校时系统我只用了一个单刀双制开关J2，其A端与“秒”计数器的与非门U11相连;B端与振荡器相连。当开关打到B端时达到校时效果。CAB

12、ABA图1-10CB图1-11图1-11为“时”计数器，时计数器也同样采用74ls160芯片，实验我将它连接成24进制计数，其校时系统跟“分”校时相同，都是以改变频率来达到校时效果。仿真结果图1-12 图1-12仿真结果为当“秒”计数器到60时的进位图1-13图1-13为分到时的进位五、总设计电路原理图图1-14图1-14为总电路图仿真结果图1-15六、心得体会 在此次的数字钟设计过程中,更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法. 在连接电路的过程中熟悉逻辑电路及其芯片各引脚的功能,那么在电路出错时便能准确地找出错误所在并及时纠正了. 在设计电路中,往往是先仿真后连接实物图,但有时候仿真和电路连接并不是完全一致的,仿真图和电路连接图还是有一定区别的. 在设计电路的连接图中出错的主要原因都是接线和芯片的接触不良以及接线的错误所引起的. 通过这次的设计实验更进一步地增强了实验的动手能力.也使我对数字电子产生了更大的兴趣