计算机组成原理课件 计算机组成与结构课件.docx

1、计算机组成原理课件 计算机组成与结构课件计算机组成与结构主要知识点使用教材：唐朔飞主编计算机组成原理 高等教育出版社2008版第6章 计算机的运算方法一、定点机器数1、三种定点机器数的定义（字长n+1位）：正数的符号位为0，负数的符号位为1。小数点默认。定点小数： 定点整数：X原=X (0X1 )/ 1-X（-1X0） X原=X (0X1)/ 2 n-X（-2 nX0）X反=X (0X1 )/ 2-2n+X（-1X0） X反=X (0X1)/ 2 n+1-1+X（-2 nX0)X补=X (0X1 )/ 2+X（-1X0） X补=X (0X1)/ 2 n+X（-2 nX0)2、操作：原码：不足n

2、位的整数在符号位之后补0，不足n位的小数在有效值之后补0；正数的原码、反码和补码相同；负数的反码为其原码的尾数按位取反；负数的补码为其反码末位加1。3、定点数的值域定点整数的值域原码：-（2n-1）+（2n-1） 补码：-2n+（2n-1） 分辨率=1定点小数的值域原码：-（1-2-n）+（1-2-n） 补码：-1+（1-2-n） 分辨率=2-n4、n位无符号数的值域：02 n-1，分辨率=15、有关性质0的补码是唯一的。-0.5补=-0.5原 X补补=X原， X反反=X原n位定点整数的补码扩展为m+n位补码，只需将符号位向高m位扩展。求负数的补码：原码尾数最低位的1的左边各位（除符号位外）按

3、位取反。二、浮点机器数1、浮点数N=MRE，由一段定点整数表示阶（E），一段定小整数表示尾数（M）。2、阶的移码： X移=2m+X（-2mX+2m） 性质：某数的移码与其补码的符号位相反；两数的移码进行加减运算，其结果的符号位应取反。3、浮点数的规格化：尾数的真值的最高数据位为1，即1/2M1。规格化后尾数的原码：0.1xxx/1.1xxx规格化后尾数的补码：0.1xxx/1.0xxx-0.5补=-0.5原=1.1000，不列入规格化。4、浮点数的值域（若阶码m+1位和尾数n+1位均用补码表示，且已规格化）：5、IEEE754标准浮点数浮点数符号位S阶码E尾数M转换公式短实数（32位）1823

4、(-1) S1.M2 E-127长实数（64位）11152(-1) S1.M2 E-1023三、十进制数和字符的编码1、十进制数的编码：8421BCD码（4位）。符号位在数字之后，（1100），（1101）。2、西文（半角）字符的编码：ASCII码（7位）。存储在计算机中占1个字节，其标识位（即每个字节的最高位）为0。3、汉字（全角）字符的编码：国标码（双7位）。存储在计算机中占2个字节，其标识位（即每个字节的最高位）为1。四、数据的校验与纠错1、奇偶校验：具体分为奇校验和偶校验，能检测一位数据出错。发送方形成偶校验位P=D7D6D5D4D3D2D1D0（逻辑式取非得奇校验位）将校验码PD7D

5、6D5D4D3D2D1D0发送，接收方用偶校验检测：PD7D6D5D4D3D2D1D0=1表示出现奇偶性错，否则无奇偶性错。2、海明码校验：是一种分组奇偶校验，能检测一位数据出错并自动纠错。适用于并行数据传送。海明码的形成规则：数据位位数n和校验位位数k的关系：2kn+k+1；校验位位于海明码中2的整幂位号上；海明码的每一位位号分解成2的幂级数，由此确定校验位Pi关于数据位的逻辑函数。例18421BCD码的海明码的编码与校验。因n=4，取k=3，则海明码的总位数为7。 海明码： H7 H6 H5 H4 H3 H2 H1数据位/校验位： D3 D2 D1 P2 D0 P1 P0分解位号： 4+2

6、+1 4+2 4+1 4 2+1 2 1各校验位与数据位的偶校验关系：P0= D3D1D0 P1= D3D2D0 P2= D3D2D1发送海明码，接收方产生指误字S2S1S0 ： S2= P2D3D2D1 S1= P1D3D2D0 S0= P0D3D1D0当S2S1S0=000时接收数据无错，否则S2S1S0的值表示某位海明码出错。其自动纠错逻辑：Hi=miHi （mi为S2S1S0的逻辑最小项，其中i=1，2，7。） 3、循环冗余码（CRC码）的校验：能检测一位数据出错并自动纠错，适用于串行数据传送。校验位的产生：n位数据多项式M(x)左移k位，用模2除法除以k+1位生成多项式G(x)，得k

7、位余数R(x)。R(x)即校验位。CRC码的形成：M(x)2k+R(x)为CRC码，供发送方发送。CRC码的校验：接收方将收到的CRC码除以G(x)，若余数为0接收信息无错，否则出错。五、补码的加减法运算1、补码加减法的算法X+Y补=X补+Y补 X-Y补=X补+-Y补=X补+1参与运算的操作数用补码表示，符号位作为数的一部分参与运算，运算结果为补码。2、补码的加减法运算电路3、溢出判断单符号位判断法：OF=1溢出进位判断法：OF=CnCn-1=1溢出双符号位（变形补码，定点小数的模为4）判断法：OF=Z f1Z f2=1溢出（01为正溢出，10为负溢出）4、十进制加减法运算：十进制加法：当低4

8、位大于9或低4位向高4位有进位时“加6”修正；十进制减法：当低4位向高4位有借位时“减6”修正；六、定点乘除法运算1、原码一位乘运算器原码一位乘算法.被乘数和乘数的绝对值参与运算；.用部分积（初值为n个0）和乘数构成2 n位数；.若乘数的最低位为1则在部分积下面加被乘数，否则不加被乘数；.部分积与乘数一起右移一位，然后重复第步。第n次右移后得乘积绝对值；.乘积的符号位由被乘数和乘数的符号位取异或。原码一位乘运算电路（如图）.乘法启动F置1脉冲通过与门1计数器加1，同时部分积与乘数右移一位；.乘数的最低位Yi为1则部分积加X，否则部分积加0；.经过n个脉冲计数满F复位封锁工作脉冲，结束运算。2、

9、补码一位乘运算器补码一位乘（Booth）算法.被乘数和部分积（初值为全0）取双符号位；.乘数取单符号位，其最低位增设附加位Yn+1，初值为0； 00/11，部分积右移一位；.乘数末位与附加位YnYn+1= 01， 部分积+X补后右移一位； 10， 部分积+-X补后右移一位；.重复第步n+1次，但最后一次不移位。补码一位乘运算电路（如图）3、原码一位除运算器原码一位除（加减交替法）算法.取被除数和除数绝对值参与运算；.X-Y（X+-Y补）得部分余数R，第一次试商0；.若R为正则商1，部分余左移一位后减Y；若R为负则商0，部分余左移一位后加Y；.重复第步直到获得n+1位商，但最后一次不移位。.商的

10、符号位由被除数和除数的符号位取异或。原码一位除运算电路（如图）七、定点运算器的基本结构1、单总线结构：需要3个节拍完成一次双操作数的运算。2、双总线结构：需要2个节拍完成一次双操作数的运算。3、三总线结构：只需1个节拍完成一次双操作数的运算。4、算术逻辑单元电路串行进位递推式：Ci=di+tiCi-1（设t为一个基本门电路的延时，则di=AiBi ，ti= Ai+Bi 需延时2t）16位串行进位加法器的总延时为：(216+2)t 16位组内组间两重并行进位加法器的总延时为：(2+2+2)t4位并行进位ALU74LS181（图6.30）：能实现16种算术运算和16种逻辑运算。组间并行进位链74L

11、S182（图6.25）八、浮点四则运算1、浮点加减法运算对阶：求阶差E，然后小阶向大阶看齐，即将阶码小的尾数右移E位；尾数相加减：采用变形补码进行运算规格化处理：.右规：若结果尾数的双符号位不同，将结果尾数右移一位，且相应的阶码加1；.左规：若结果尾数的最高数据位与符号位相同，将结果尾数左移且相应的阶码减小。舍入操作：对于结果尾数从右边移出的那一位，采用“0舍1入法”/“末位恒置1法”。溢出判断：浮点数的溢出表现为规格化后阶码的溢出。若阶码下溢置运算结果为0，若阶码上溢置溢出标志为1。2、浮点乘法运算：阶码相加、尾数相乘；规格化处理；舍入操作；溢出判断3、浮点除法运算：尾数调整：若被除数尾数绝

12、对值大于或等于除数尾数绝对值，则将被除数右规，以确保商的尾数的定点小数；阶码求差、尾数相除。溢出判断九、逻辑及移位运算1、逻辑运算：针对无符号数。非：逐位取反；与：两个数逐位相与；或：两个数逐位相或；异或：模2加/减。2、移位运算：逻辑移位：针对无符号数操作，左移高位添0，右移低位添0。算术移位：针对有符号数的操作。若左移使符号位发生变化，则溢出标志置1。机器数添补方法正数原码、反码、补码左移、右移均添0负数原码右移次高位添0，左移低位添0反码右移次高位添1，左移低位添1补码右移次高位添1，左移低位添0第4章 存储器一、概述1、存储器的分类按存储介质划分：半导体存储器、磁介质存储器、光盘存储器

13、按存取方式划分：随机读写存储器（RAM）、只读存储器（ROM）、串行访问存储器（磁盘和光盘）、相联存储器（可按地址寻址也可按关键字检索的一种半导体存储器）。2、存储系统的三级层次结构（图4.31）缓存主存：采用Cache技术提高CPU的整体访存速度。主存辅存：采用虚拟存储技术拓展CPU的整体访存空间。3、半导体存储器的性能指标存储容量=芯片数每块芯片字数每个字的字长（bit），每块芯片字数由芯片的地址线宽决定（2n个字），字长决定芯片的数据线宽。存取周期（ns）：连续两次访存所需的最短时间。存储器的带宽（b/s）= 每个存储周期可访问的数据位长 / 存储周期二、主存储器（主存）1、CPU与主存

14、的接口寄存器：主存地址寄存器MAR、主存数据寄存器MDR2、存储芯片（图4.7）：地址译码驱动器、读/写控制电路、存储矩阵。3、半导体存储芯片的地址译码方式双译码方式（图4.10）：n位地址分为行、列地址两段。译码后，与行字线和列字线均为高电平相连的存储单元被选中。SRAM芯片采用的方式。行、列地址分时输入译码（图4.20）：首先行选通信号产生一个负脉冲将行地址打入行地址锁存器，接着列选通信号产生一个负脉冲将列地址打入列地址锁存器。于是行、列译码器同时译码选中某存储单元。DRAM芯片采用的方式。4、CPU对主存的访问时序CPU读主存：.CPU将地址送MAR；.MAR中的地址经译码后选中某一存储

15、单元；.CPU发读控制信号R/=1，该存储单元数据送入MDR。CPU写主存：.CPU将地址送MAR；.MAR中的地址经译码后选中某一存储单元，同时CPU将数据送MDR；.CPU发写控制信号R/=0，则MDR中的数据写入该存储单元。三、半导体随机读写存储器：掉电后信息丢失。1、静态RAM（SRAM）基本位元电路：T1T4管组成双稳态触发器，T5、T6管控制触发器与位线的联系，T7、T8管控制位线与读写电路的联系。读/写控制电路：当片选无效（=1）时，与门输出低电平，使G1G3均截止，不能进行读写。当片选有效（=0）时，若R/=1，G1、G3截止，G2选通，位线电平经G2送I/O线上；若R/=0，

16、G1、G3选通，G2截止，I/O信号经G1、G3产生一对互补信号打入触发器。2、动态RAM（DRAM）：写操作：行、列字线均变高使Ti、Tj管导通，写“1”时位线为高电平，对C充电；写“0”时位线为低电平，对C放电。读操作：行、列字线均变高使Ti、Tj管导通，读“1”时C上电荷经位线向读/写放大电路放电，产生读“1”输出信号送I/O线；读“0”时无放电电流。刷新（虚读）：行字线变高使Ti管导通，列字线保持低电平使Tj管截止，读/写放大电路对C回写，而C的信息不会送入I/O线上。DRAM的刷新方式.集中刷新：对全部存储单元集中一段时间逐行刷新，死区时间长。.分散刷新：访存一次刷新一行交叉进行，存

17、取周期长。.异步刷新：连续访存多次后才刷新一行，既缩短死区时间又缩短存取周期。行地址计数器周期性地计数产生行地址，由的负脉冲（保持为1）将其打入DRAM，对某一行存储单元刷新。 行地址计数器的计数（或）周期=电容器上电荷的允许维持时间 / 存储矩阵的行数3、SRAM和DRAM比较：存储机理不同；SRAM速度快；DRAM容量大；DRAM需外围刷新电路；SRAM静态功耗低。DRAM的动态功耗低。四、半导体只读存储器：掉电后信息保持。1、掩膜ROM（图4.27）：字线与位线交点处集成一个NMOS管即存储信息1，否则存储信息0。2、PROM（图4.29）：字线与位线交点处的耦合元件熔丝烧断即存储信息0

18、，否则存储信息1。3、EPROM（图4.30）：可用紫外线照射将固化的信息擦除，重新编程写入。4、EEPROM：可用较高电压将固化的信息擦除，重新编程写入。5、闪速存储器（Flash Memory）：在EEPROM的基础上增加了电擦除电路和重新写入的电路。五、存储器与CPU的连接1、存储容量的扩展位扩展：将各芯片的地址线、片选线（）、写使能线（）并联，各芯片的数据线构成存储器的数据总线。字扩展：高位地址译码产生各芯片的片选信号，低位地址为片内地址。存储器电路的设计方法. 根据实际要求选择芯片；. 列出各芯片的全部地址，分解各芯片的片内地址和片选地址；. 根据片内地址的多少选择以哪种芯片为主，求

19、各芯片的片选逻辑；. 根据各芯片的片内地址和片选逻辑作电路图。例2PC机的前640KB称为基本内存，在该存储区之后开辟一个32KB的高速存储区，采用容量为16K8bit的SRAM芯片构成。确定高速存储区的地址范围（用16进制表示）；确定每片SRAM的片选地址（用二进制表示）； 设计该高速存储区的电路。高速存储区的地址范围：A0000HA7FFFH 第一片的片选地址A19A14=101000B；第二片的片选地址A19A14=101001B2、存储器的组织体内顺序编址存储器（图4.42）：高位地址译码产生各存储体的片选信号（体号），低位地址为各存储体内存储单元地址。多体交叉编址存储器（图4.43）

20、：低位地址译码产生各存储体的片选信号（体号），高位地址为各存储体内存储单元地址。带宽（b/s）：m（为2的整幂）个存储体交叉编址的带宽为其m个存储体顺序编址的带宽的m倍。CPU访存的数据对准原则：针对多体交叉编址存储器，字节数据从任意地址存取，字数据从偶地址存取，双字数据从4的整数倍地址存取，六、高速缓存（Cache）1、Cache技术的基本原理：CPU发主存地址访存，若Cache命中，就直接对Cache进行访问；否则要访问主存中的指定字数据，同时将含该字的数据块调入Cache，并修改块表标记。根据CPU访存的局部性原理，接下来的访问命中Cache的概率非常大。主存数据以字块为单位映射到Cac

21、he。2、Cache技术的基本概念：命中率 效率 平均访问时间 块表：属于Cache的一部分，用来记录已经映射到Cache中字块的块表标记（部分主存地址：区号、组号、块号）。3、Cache主存地址映射直接映射（图4.54）：“对号入座”；全相联映射（图4.55）：“随机入座”组相联映射（图4.56）：组间采用直接映射，组内采用全相联映射。4、替换策略：先进先出法；近期最少使用法；随机替换法例3设主存容量1MB，cache容量16KB，块的大小为512B，按字节编址。采用直接映象方式。写出主存与cache的地址格式；画出地址映象示意图；求块表容量；主存地址为CDE8FH中的数据映射在cache中

22、的何处？主存地址： 区号6位 | 区内块号5位 | 块内地址9位 Cache地址： 块号5位 | 块内地址9位 直接地址映象示意图块表容量：256bit主存地址CDE8FH=110011 01111 010001111，数据映射到cache中第15块的第143字节。例4在上例中改用全相联映象进行分析。主存地址： 块号11位 | 块内地址9位 Cache地址： 块号5位 | 块内地址9位 全相联地址映象示意图块表容量：2511bit主存地址CDE8FH中的数据可映射到cache中的任意块，在某块内的第143字节。例5一个组相联地址映象，cache由64个存储块构成，每组包含4个存储块。主存包含4

23、096个存储块，每块由8字组成，每字为32位。存储器按字节编址。写出主存与cache的地址格式；画出地址映象示意图；求块表容量；主存地址为18AB9H中的数据映射在cache中的何处？主存地址： 区号6位 | 区内组号4位 | 组内块号2位 | 块内字地址3位 | 字节地址2位 Cache地址： 组号4位 | 组内块号2位 | 块内字地址3位 | 字节地址2位组相联地址映象示意图块表容量：2484bit主存地址18AB9H =110001 0101 01 11001，数据映射到cache中第5组中，字块为第20号、21号、22号或23号的任意位置上。在其块内的第25字节。三、磁表面存储器1、主

24、要性能指标：道密度和位密度容量=磁头数磁道数（柱面数）扇区数每扇区字节数平均寻址时间=平均寻道时间+平均旋转延时数据传输率=道容量磁盘转速2、磁记录方式（图7.11）：追求记录密度大且具有自同步能力。见1就翻制（NRZ1） 调相制（PM） 调频制（FM） 改进调频制（MFM）3、磁盘数据地址格式（图4.70）：磁盘数据按同心圆（磁道）存储，各磁道存储容量相同。驱动器号 | 磁道号 | 磁头号 | 扇区号四、光盘存储器 1、光盘按螺旋线存储数据。一张CD-ROM光盘的最长播放时间为1小时，其扇区数据结构： 同步字 | 分 | 秒 | 1/75秒 | 模式1/2 | 数据区2KB | 校验区288B 模式1的存储容量=6060752KB530MB模式2的存储容量=606075（2KB+288B） 600MB2、CD-ROM光盘的数据传输率：单倍速为150KB/s，n倍速为n150KB/s。