数字电路课程设计数字钟大学论文.docx

1、数字电路课程设计数字钟大学论文大连理工大学本科实验报告题目：数字钟课程名称： 数字电路课程设计 学院（系）： 电子信息与电气工程学部 专 业： 电气工程及其自动化 班 级： 学生姓名： 学 号： 完成日期： 成 绩： 2017 年 1 月 7 日题目：数字钟1 设计要求1、设计一个数字钟，能够显示当前时间，分别用6个数码管显示小时、分钟、秒钟的时间，秒针的计数频率为1Hz，可由系统脉冲分频得到。2、在整点进行提示，可通过LED闪烁实现，闪烁频率及花型可自己设计。3、能够调整小时和分钟的时间，调整的形式为通过按键进行累加。4、具有闹钟功能，闹钟时间可以任意设定（设定的形式同样为通过按键累加），并

2、且在设定的时间能够进行提示，提示同样可以由LED闪烁实现。2 设计分析及系统方案设计2.1 系统状态转换因为数字钟成正常显示时间、闹钟、校时、秒表四个状态，所以可以选用两个开关来对其状态进行控制，当开关分别为00，01，10，11四种状态时，对应显示时间、修改时间、闹钟、秒表四种状态。2.2 时钟信号的建立该多功能数字钟系统需要两个时钟信号，分别为1Hz的信号为数字钟提供秒信号以及200Hz的检查信号。本设计选用50MHz信号，分别将其通过模25000000计数器和模125000计数器从而得到1Hz及200Hz信号。2.3 功能分析及其设计2.3.1时间显示功能当两个开关都处于低电平状态时，正

3、常显示。 2.3.2 修改时间当sw1处于低电平状态，sw0处于高电平状态，进入当前时间修改功能。通过按键key0分别选择修改时、分或秒，通过按键key1对选择修改的时间进行+1操作。2.3.3 闹钟当sw1出于高电平状态，sw0出于低电平状态，进入闹铃功能。通过按键key0分别选择改变时、分或秒，通过按键key2对选择改变的时间进行+1操作，当数字钟到当前时间，LEDG0发光。2.3.4 秒表当sw1及sw0都处于高电平状态，进入秒表功能。通过按键key0进行秒表计时的开始及暂停，通过按键key3对秒表进行清零。3系统以及模块硬件电路设计3.1 硬件原理图图3.1 系统示意图图3.2 按键电

4、路图3.3 状态选择按键图3.4 闹钟使用的led3.2 管脚定义程序代码引 脚功能作用clkPIN_N2提供50MHz的时钟信号s1PIN_N25选择功能状态s2PIN_G26选择功能状态k1PIN_G26切换改变时间功能的时、分、秒；切换闹钟功能设置闹钟时间的时、分、秒；秒表功能的开始与暂停k2PIN_N23改变时间功能的+1k3PIN_P23闹钟功能设置闹钟时间的+1k4PIN_W26秒表功能的清零LEDPIN_AE22闹钟时间到来时指示dclkh10PIN_N9连接HEX7，显示时高位dclkh11PIN_P9dclkh12PIN_L7dclkh13PIN_L6dclkh14PIN_L

5、9dclkh15PIN_L2dclkh16PIN_L3dclkh20PIN_M4连接HEX6，显示时低位dclkh21PIN_M5dclkh22PIN_M3dclkh23PIN_M2dclkh24PIN_P3dclkh25PIN_P4dclkh26PIN_R2dclkm10PIN_R3连接HEX5，显示分高位dclkm11PIN_R4dclkm12PIN_R5dclkm13PIN_T9dclkm14PIN_P7dclkm15PIN_P6dclkm16PIN_T2dclkm20PIN_T3连接HEX4，显示分低位dclkm21PIN_R6dclkm22PIN_R7dclkm23PIN_T4dcl

6、km24PIN_U2dclkm25PIN_U1dclkm26PIN_U9dclks10PIN_W24连接HEX3，显示秒高位dclks11PIN_U22dclks12PIN_Y25dclks13PIN_Y26dclks14PIN_AA26dclks15PIN_AA25dclks16PIN_Y23dclks20PIN_Y24连接HEX2，显示秒低位dclks21PIN_AB25dclks22PIN_AB26dclks23PIN_AC26dclks24PIN_AC25dclks25PIN_V22dclks26PIN_AB234 系统的Verilog设计/顶层模块module clock(clk,d

7、clks1,dclks2,dclkm1,dclkm2,dclkh1,dclkh2,s,h,state,s1,s2,k1,k2,k3,k4,LED);input clk; /声明输入端口，连接50M晶振input s1,s2; /声明输入端口，控制功能转换input k1,k2,k3,k4; /声明输入端口，连接按键，对功能内部进行设置output LED; /声明输出端口，连接LED，闹钟指示output s,h;/声明输出端口，为各功能提供秒信号output state;/声明输出端口，表示当前状态output 6:0 dclks1,dclks2,dclkm1,dclkm2,dclkh1,d

8、clkh2;/声明输出端口，连接数码管，reg 31:0 c,e;reg s,h;reg b;reg 1:0 state;wire 7:0 cs0,cm0,ch0,cs1,cm1,ch1,cs2,cm2,ch2,cs3,cm3,ch3;/分别连接四个状态的时分秒reg 7:0 clks,clkm,clkh,clks1,clkm1,clkh1;wire 6:0 dclks1,dclks2,dclkm1,dclkm2,dclkh1,dclkh2;reg 1:0 k,a,d;reg LED;reg clkf;always(negedge k1) /检测k1begin if(state=2b01) b

9、egin if(k=2d2) k=2d0; else k=k+1d1; end else if(state=2b10) begin if(a=2d2) a=2d0; else a=a+1d1; end else if(state=2b11) begin b=b; endendalways(negedge k4)/检测k4begin if(state=2b11) begin if(d=1b1) d=1b0; else d=d+1b1; endend always(posedge clkf)/定义状态begincase(s1,s2) 2b00:state=2d0; 2b01:state=2d1;

10、2b10:state=2d2; 2b11:state=2d3;default:state=2d0;endcaseendalways(posedge clk)/提供1Hz信号beginif(c=32d24999999) begin s=s; h=h; c=1d0; endelse c=c+1d1;endalways(posedge clk)/提供200Hz信号begin if(e=32d125999) clkf=clkf; else e=e+1b1; endalways(posedge clkf)/检验时间是否到设定的闹钟beginif(cs2=cs0&cm2=cm0&ch2=ch0) LED=

11、1b1;else LED=1b0;endalways(posedge clkf)beginif(state=1b0)beginclks=cs0;clkm=cm0;clkh=ch0;endelse if(state=2d1)beginclks1=cs1;clkm1=cm1;clkh1=ch1;clks=cs0;clkm=cm0;clkh=ch0;endelse if(state=2d2)beginclks=cs2;clkm=cm2;clkh=ch2;endelse if(state=2d3)beginclks=cs3;clkm=cm3;clkh=ch3;endendde2time u0(.cs0

12、(cs0),.cm0(cm0),.ch0(ch0),.s(s),.state(state),.clkf(clkf),.clks1(clks1),.clkm1(clkm1),.clkh1(clkh1);de2timechange u1(.cs1(cs1),.cm1(cm1),.ch1(ch1),.state(state),.k2(k2),.k(k);de2alarm u2(.cs2(cs2),.cm2(cm2),.ch2(ch2),.a(a),.k3(k3),.state(state);de2timer u3(.cs3(cs3),.cm3(cm3),.ch3(ch3),.b(b),.h(h),.

13、clkf(clkf),.d(d);bdtransform u4(.clks(clks),.clkm(clkm),.clkh(clkh),.dclks1(dclks1),.dclks2(dclks2),.dclkm1(dclkm1),.dclkm2(dclkm2),.dclkh1(dclkh1),.dclkh2(dclkh2),.clkf(clkf);endmodule/正常时间显示模块module de2time(clks1,clkm1,clkh1,s,state,cs0,cm0,ch0,clkf);input s;input clkf;input clks1,clkm1,clkh1;output cs0,cm0,ch0;input state;wire s;wire clkf;wire 7:0 clks1,clkm1,clkh1;wire 1:0 state;reg 7:0 cs0;reg 7:0 cm0;reg 7:0 ch0; always(posedge s)begin if(state=2d0|state=2d2|state=2d3)