可编程逻辑器件的发展历程及概述.docx

1、可编程逻辑器件的发展历程及概述可编程逻辑器件的发展历程及概述发布日期：2006-2-1 16:25:16 作者：未知 出处：不详当今社会是数字化的社会，是数字集成电路广泛应用的社会。数字集成电路本身在不断地进行更新换代。 它由早期的电子管、晶体管、小中规模集成电路、发展到超大规模集成电路 （VLSIC,几万门以 上）以及许多具有特定功能的专用集成电路。但是，随着微电子技术 的发展，设计与制造集成电路的任务已不完全由半导体厂商来独立承 担。系统设计师们更愿意自己设计专用集成电路 （ASIC）芯片，而且希 望ASIC的设计周期尽可能短，最好是在实验室里就能设计出合适的 ASIC芯片，并且立即投入实

2、际应用之中，因而出现了现场可编程逻 辑器件（FPLD）,其中应用最广泛的当属现场可编程门阵列（FPGA）和复 杂可编程逻辑器件（CPLD）。早期的可编程逻辑器件只有可编程只读存贮器 （PROM）紫外线 可按除只读存贮器（EPROM和电可擦除只读存贮器（EEPROM三种。由 于结构的限制，它们只能完成简单的数字逻辑功能。其后，出现了一类结构上稍复杂的可编程芯片， 即可编程逻 辑器件（PLD），它能够完成各种数字逻辑功能。典型的PLD由一个“与” 门和一个“或”门阵列组成，而任意一个组合逻辑都可以用“与一或” 表达式来描述，所以，PLD能以乘积和的形式完成大量的组合逻辑功能这一阶段的产品主要有PA

3、L(可编程阵列逻辑)和GAL通用阵列逻辑) 。 PAL 由一个可编程的“与”平面和一个固定的“或”平面构 成，或门的输出可以通过触发器有选择地被置为寄存状态。 PAL 器件是现场可编程的，它的实现工艺有反熔丝技术、 EPRO技术和EEPRO技术。还有一类结构更为灵活的逻辑器件是可编程逻辑阵列 (PLA)，它也由一个“与”平面和一个“或”平面构成，但是这两个平 面的连接关系是可编程的。 PLA 器件既有现场可编程的，也有掩膜 可编程的。 在PAL的基础上，又发展了一种通用阵列逻辑 GAL (Generic Array Logic) ，女口 GAL16V8,GAL22V1等。它采用了 EEPROM

4、工艺，实现了电可按除、电可改写，其输出结构是可编程的逻辑宏单 元，因而它的设计具有很强的灵活性，至今仍有许多人使用。 这些 早期的PLD器件的一个共同特点是可以实现速度特性较好的逻辑功 能，但其过于简单的结构也使它们只能实现规模较小的电路。为了弥补这一缺陷，20世纪80年代中期。Altera 和Xilinx 分 别推出了类似于 PAL结构的扩展型 CPLD（Complex Programmable Lo gic Dvice）和与标准门阵列类似的 FPGA（Field Programmable Gate Array），它们都具有体系结构和逻辑单元灵活、集成度高以及适用范 围宽等特点。 这两种器件

5、兼容了 PLD和通用门阵列的优点，可实现较大规模的电路，编程也很灵活。与门阵列等其它 ASIC（Application Specific IC） 相比，它们又具有设计开发周期短、设计制造成本低、 开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等 优点，因此被广泛应用于产品的原型设计和产品生产 （一般在10,000件以下）之中。几乎所有应用门阵列、PLD和中小规模通用数字集成 电路的场合均可应用FPGA和 CPLD器件。（注：不同厂家的叫法不尽相同， Xilinx 把，基于查找表技术，SRAM工艺，要外挂配置用的 EEPRO的 PLD叫FPGA把基于乘积项技术， Flash （类似E

6、EPRO工艺）工艺的 PLD叫CPLD; Altera 把自己的PLD产 品:MAX系列（乘积项技术，EEPRO工艺）,FLEX系列（查找表技术，SRAM工艺）都叫作 CPLD,即复杂PLD （Complex PLD）,由于FLEX系列也是SRAM工艺，基于查找表技术，要外挂配置用的 EPROM用法和Xilinx 的FPGA一样，所以很多人把 Altera的FELX系列产品也叫做FPGA.（8寸硅晶片，每一个小方格经过切割，封装后就是一片芯片）FPG CPLD 概述FPGA现场可编程门阵列）与CPLD（复杂可编程逻辑器件） 都是可编程逻辑器件，它们是在PAL,GAL等逻辑器件的基础之上发展 起

7、来的。同以往的PAL,GAL等相比较，FPG CPLD勺规模比较大， 它可以替代几十甚至几千块通用IC芯片。这样的FPGA/CPLD实际上 就是一个子系统部件。这种芯片受到世界范围内电子工程设计人员的 广泛关注和普遍欢迎。经过了十几年的发展，许多公司都开发出了多 种可编程逻辑器件。比较典型的就是Xilinx公司的FPGA器件系列和 Altera公司的CPLD器件系列，它们开发较早，占用了较大的 PLD市场。通常来说，在欧洲用 Xili nx的人多，在日本和亚太地区用 ALTE RA的人多，在美国则是平分秋色。全球 PLD/FPGA产品60%以上是由Altera 和Xilinx 提供的。可以讲

8、Altera 和Xilinx 共同决定了 PLD 技术的发展方向。当然还有许多其它类型器件，如： Lattice ，Vantis，Actel ，Quicklogic ，Luce nt 等。 （99 年 Lattice 收购了 Vant is，成为第三大PLD供应商；同年Xilinx 收购了 Philips的PLD部 门）1998年世界十大PLD公司排名公司销售额（亿美金）市场占有率1Altera5.9630.12Xilinx5.7429.03Vantis2.2011.14Lattice2.1811.05Actel1.397.06Luccent0.854.37Cypress0.442.28Atm

9、el0.422.19Philips0.281.410Quicklogic0.241.2资料来源：99年4月电子产品世界尽管FPGA,CPL和其它类型PLD的结构各有其特点和长处，但概括 起来，它们是由三大部分组成的，一个二维的逻辑块阵列，构成了 PLD器件的逻辑组成核心。输入 /输出块：连接逻辑块的互连资源。连线资源：由各种长度的连线 线段组成，其中也有一些可编程的连接开关，它们用于逻辑块之间、 逻辑块与输入/输出块之间的连接。典型的PLD的框图I () Control Blot k对用户而言，CPLD与 FPGA勺内部结构稍有不同，但用法一样，所以多数情况下，不加以区分。FPGCPLD芯片都

10、是特殊的ASIC芯片，它们除了具有 ASIC的特点之外，还具有以下几个优点：-随着VlSI（Very Large Scale IC ，超大规模集成电路）工艺的不断 提高单一芯片内部可以容纳上百万个晶体管， FPGAZ CPLD芯片的规 模也越来越大，其单片逻辑门数已达到上百万门，它所能实现的功能 也越来越强，同时也可以实现系统集成。 FPG CPLD芯片在出厂之前都做过百分之百的测试，不需要设计 人员承担投片风险和费用，设计人员只需在自己的实验室里就可以通 过相关的软硬件环境来完成芯片的最终功能设计。所以， FPGA/ CPLD的资金投入小，节省了许多潜在的花费。用户可以反复地编程、擦除、使用

11、或者在外围电路不动的情况下用不同软件就可实现不同的功能。所以，用 FPG* PLD试制样片，能 以最快的速度占领市场。FPGA/ CPLD软件包中有各种输入工具和仿 真工具，及版图设计工具和编程器等全线产品，电路设计人员在很短 的时间内就可完成电路的输入、编译、优化、仿真，直至最后芯片的 制作。当电路有少量改动时，更能显示出 FPG CPLD的优势。电路 设计人员使用FPG*CPLD进行电路设计时，不需要具备专门的IC（集 成电路）深层次的知识，FPGA/ CPLD软件易学易用，可以使设计人 员更能集中精力进行电路设计，快速将产品推向市场。PLD/FPGA结构与原理初步（一）一.基于乘积项（P

12、roduct-Term）的PLD结构采用这种结构的 PLD芯片有：Altera 的MAX7OO0 MAX3000系列（EEPRO工艺），Xilinx 的XC9500系列（Flash工艺）和Lattice,Cypress 的大部分产品（EEPRO工艺）我们先看一下这种 PLD的总体结构（以MAX7000为例，其他型号的结构与此都非常相似）：图1基于乘积项的PLD内部结构这种PLD可分为三块结构：宏单元（Marocell），可编程连线（PIA）和I/O控制块。 宏单元是PLD的基本 结构，由它来实现基本的逻辑功能。图 1中兰色部分是多个宏单元的集合（因为宏单元较多，没有一一画岀）。可编程连线负责信

13、号传递，连接所有的宏单元。 I/O控制块负责输入输岀的电气特性控制，比如可以设定集电极开路输出，摆率控制，三态输出等。 图1左上的INPUT/GCLK1 INPUT/GCLRn,INPUT/OE1,lNPUT/OE2是全局时钟，清零和输出使能信号， 这几个信号有专用连线与 PLD中每个宏单元相连，信号到每 个宏单元的延时相同并且延时最短。宏单元的具体结构见下图:图2宏单元结构左侧是乘积项阵列，实际就是一个与或阵列，每一个交叉点都是一个可编程熔丝，如果导通就是实现“与” 逻辑。后面的乘积项选择矩阵是一个“或”阵列。两者一起完成组合逻辑。图右侧是一个可编程 D触发器,它的时钟，清零输入都可以编程选

14、择，可以使用专用的全局清零和全局时钟，也可以使用内部逻辑（乘积 项阵列）产生的时钟和清零。如果不需要触发器，也可以将此触发器旁路，信号直接输给 PIA或输岀到1/O脚。二.乘积项结构PLD的逻辑实现原理发布日期：2006-2-1 16:16:25作者:出处:PLD将以下面的方式来实现组合逻辑图4A,B,C,D由PLD芯片的管脚输入后进入可编程连线阵列 (PIA)，在内部会产生A,A反,B,B反,C,C反,D,D反 8个输出。图中每一个叉表示相连 (可编程熔丝导通)，所以得到：f= fl + f2 = (A*C*!D) + (B*C*!D) 。这样组合逻辑就实现了。 图3电路中D触发器的实现比较

15、简单， 直接利用宏单元中的可编程 D触发器来实 现。时钟信号CLK由I/O脚输入后进入芯片内部的全局时钟专用通道， 直接连接到可编程触发器的时钟端。可编程触发器的输岀与I/O脚相连，把结果输岀到芯片管脚。这样PLD就完成了图3所示电路的功能。(以 上这些步骤都是由软件自动完成的，不需要人为干预)图3的电路是一个很简单的例子，只需要一个宏单元就可以完成。但对于一个复杂的电路，一个宏单元是 不能实现的，这时就需要通过并联扩展项和共享扩展项将多个宏单元相连，宏单元的输岀也可以连接到可 编程连线阵列，再做为另一个宏单元的输入。这样 PLD就可以实现更复杂逻辑。这种基于乘积项的 PLD基本都是由EEPR

16、O和Flash工艺制造的，一上电就可以工作，无需其他芯片配合。PLD/FPGA结构与原理初步(二)一.查找表(Look-Up-Table)的原理与结构采用这种结构的 PLD芯片我们也可以称之为 FPGA如altera 的ACEX,APE)系列,xilinx 的Spartan,Virtex系列等。查找表(Look-Up-Table)简称为LUT, LUT本质上就是一个 RAM 目前FPGA中多使用4输入的LUT,所以 每一个LUT可以看成一个有4位地址线的16x1的RAM 当用户通过原理图或 HDL语言描述了一个逻辑电 路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果， 并把结

17、果事先写入 RAM这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。下面是一个4输入与门的例子，实际逻辑电路LUT的实现方式地址线a.h1盟1 EAM dirr)输出a 1 1 1 s. nuitc 1 d 1 1 L X 4d a,b,c,d 输入逻辑输岀地址RAM中存储的内容00000000000001000010001111111111二.基于查找表(LUT)的FPGA勺结构我们看一看xilinx Spartan-II 的内部结构，如下图:xilinx Spartan-ll 芯片内部结构CIN 1ClK CE Slices 结构Spartan-

18、Il 主要包括CLBs, I/O块，RAM块和可编程连线（未表示出）。在 spartan-ll 中，一个CLB包括2个Slices,每个slices包括两个LUT，两个触发器和相关逻辑。Slices 可以看成是Spartanll实现逻辑的最基本结构（xilinx 其他系列，如SpartanXL,Virtex 的结构与此稍有不同，具体请参阅数据手册）altera 的FLEX/ACEX等芯片的结构如下图:逻辑单元（LE）内部结构FLEX/ACEX的结构主要包括 LAB, I/O块，RAM块（未表示出）和可编程行 /列连线。在FLEX/ACEX中, 一个LAB包括8个逻辑单元（LE）,每个LE包括一

19、个LUT，个触发器和相关的相关逻辑。 LE是FLEX/ACEX芯片实现逻辑的最基本结构（altera 其他系列，如APEX的结构与此基本相同，具体请参阅数据手册）.查找表结构的FPGA逻辑实现原理我们还是以这个电路的为例:A,B,C,D由FPGA芯片的管脚输入后进入可编程连线，然后作为地址线连到到 LUT, LUT中已经事先写入了所有可能的逻辑结果，通过地址查找到相应的数据然后输岀， 这样组合逻辑就实现了。 该电路中D触发器是直接利用LUT后面D触发器来实现。时钟信号 CLK由I/O脚输入后进入芯片内部的时钟专用通道，直接 连接到触发器的时钟端。触发器的输岀与 I/O脚相连，把结果输岀到芯片管

20、脚。这样 PLD就完成了图3所示电路的功能。（以上这些步骤都是由软件自动完成的，不需要人为干预）这个电路是一个很简单的例子，只需要一个 LUT加上一个触发器就可以完成。对于一个 LUT无法完成的的电路，就需要通过进位逻辑将多个单元相连，这样 FPGA就可以实现复杂的逻辑。由于LUT主要适合SRAM工艺生产，所以目前大部分 FPGA都是基于SRAMC艺的，而SRAM工艺的芯片在掉 电后信息就会丢失，一定需要外加一片专用配置芯片，在上电的时候，由这个专用配置芯片把数据加载到FPGA中，然后FPGA就可以正常工作，由于配置时间很短，不会影响系统正常工作。 也有少数FPGA采用反熔丝或Flash工艺，

21、对这种FPGA就不需要外加专用的配置芯片。二.选择PLD还是FPGA根据上一篇PLD的结构和原理可以知道，PLD分解组合逻辑的功能很强，一个宏单元就可以分解十几个甚 至20 30多个组合逻辑输入。而 FPGA勺一个LUT只能处理4输入的组合逻辑，因此， PLD适合用于设计译码等复杂组合逻辑。但FPGA的制造工艺确定了 FPGA芯片中包含的LUT和触发器的数量非常多，往往都 是几千上万，PLD一般只能做到512个逻辑单元，而且如果用芯片价格除以逻辑单元数量， FPGA的平均逻辑单元成本大大低于 PLDo所以如果设计中使用到大量触发器，例如设计一个复杂的时序逻辑，那么使用 FPGA就是一个很好选择

22、。HDL语言概述发布日期：2006-2-1 16:11:00 作者：未知 出处：不详HDL概述随着EDA技术的发展，使用硬件语言设计 PLD/FPGA成为一种趋势。目前最主要的硬件描述语言是 VHDL和Verilog HDL。VHDL发展的较早，语法严格，而Verilog HDL是在C语言的基础上发展起来的一种硬件 描述语言，语法较自由。VHDL和Verilog HDL两者相比，VHDL的书写规则比Verilog 烦琐一些，但veril og自由的语法也容易让少数初学者出错。 国外电子专业很多会在本科阶段教授 VHDL在研究生阶段教授verilog。从国内来看，VHDL的参考书很多，便于查找资

23、料，而 Verilog HDL的参考书相对较少，这给学习Verilog HDL带来一些困难。 从EDA技术的发展上看，已出现用于CPLD/FPGA设计的硬件C语言编译软件， 虽然还不成熟，应用极少，但它有可能会成为继 VHDL和Verilog之后，设计大规模CPLD/FPGA勺又一种手 段。VHDL语言简介：VHDL的英文全名是 Very-High-Speed Integrated Circuit HardwareDescription Language, 诞生于 1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE公布了 VHDL的标准版本，IEEE-

24、1076 （简称87版）之后，各EDA公司相继推出了自己的 VHDL设计环境，或宣布自己的设计工具可以 和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受， 并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展 VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称 93版）。现在，VHDL和 Verilog 作为IEEE的工业标准 硬件描述语言，又得到众多 EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部

25、分的数字系统设计任务。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外， VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。 VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分 ，及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面 后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念 是VHDL系统设计的基本点。应用 VHDL进行工程设计的优点是多方面的。（1 ）与其他的硬件描述语言相

26、比， VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统 的重要保证。（2） VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟(3) VHDL吾句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。 符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。 (4)对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把 VHD潴述设计转变成门

27、级网表。(5)VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标 器件是什么，而进行独立的设计。附：一个简单的VHDL的例子：(12位寄存器)- VHDL Example- User-Defined MacrofunctionENTITY reg12 ISPORT(d : IN BIT_VECTOR(11 DOWNTO 0);clk : IN BIT;q : OUT BIT_VECTOR(11 DOWNTO 0);END reg12;ARCHITECTURE a OF reg12 ISBEGINPROCESSBEGINWAIT UNTIL clk = 1

28、;q = d;END PROCESS;END a;VerilogHDL 简介任何新生事物的产生都有它的历史沿革， 早期的硬件描述语言是以一种高级语言为基础， 加上一些特 殊的约定而产生的，目的是为了实现 RTL级仿真，用以验证设计的正确性，而不必像在传统的手工设计过程中那样，必须等到完成样机后才能进行实测和调试。Verilog HDL 就是在用用最广泛的 C语言的基础上发展起来的一种件描述语言，它是由 GDA(Gateway Design Automation) 公司的 PhilMoorby 在 1983 年末首创的， 最初只设计了一个仿真与验证工具， 之后 又陆续开发了相关的故障模拟与时序分

29、析工具。 1985年Moorby推出它的第三个商用仿真器 Verilog-XL,获得了巨大的成功，从而使得 Verilog HDL迅速得到推广应用。1989年CADENC公司收购了 GDA公司，使得VerilogHDL成为了该公司的独家专利。1990年CADENC公司公开发表了 Verilog HDL,并成立LVI组织 以促进 Verilog HDL 成为 IEEE 标准，即 IEEE Standard 1364-1995.Verilog HDL 的最大特点就是易学易用，如果有 C语言的编程经验，可以在一个较短的时间内很快的学习和掌握，因而可以把Verilog HDL内容安排在与ASIC设计等

30、相关课程内部进行讲授， 由于HDL语言 本身是专门面向硬件与系统设计的， 这样的安排可以使学习者同时获得设计实际电路的经验。 与之相比， V HDL的学习要困难一些。但 Verilog HDL较自由的语法，也容易造成初学者犯一些错误，这一点要注意。一个简单的 VerilogHDL 的例子： (12 位寄存器)/ Verilog Example/ User-Defined Macrofunctionmodule reg12 ( d, clk, q);define size 11input size:0d;input clk;output size:0q;reg size:0q;always (p

31、osedge clk)q = d;endmodule其他VDL语言简介：ABEL-HDL这是一种早期的硬件描述语言。在可编程逻辑器件的设计中，可方便准确的描述所设计的电路逻辑功能。他支持逻辑电路的多种表达形式，其中包括逻辑方程，真值表和状态图。 ABEL语言和Verilog语言同属一种描述级别，但ABEL语言的特性受支持的程度远远不如 Verilog 。Verilog 是从集成电路设计中发展而来，语言较为成熟，支持的 EDA工具很多。而ABEL语言从早期可编程逻辑器件(PLD)的设计中发展而来。ABEL-HDL被广泛用于各种可编程逻辑器件的逻辑功能设计，由于其语言描述的独立性，因而适用于各种不 同规模的可编程器的设计。如 DOS版的ABEL3.0软件可对包括GAL期间进行全方位的逻辑描述和设计，而在诸如 Lattice 的 ispEXPERTQATAIO的