乘法器实验报告.docx

1、乘法器实验报告乘法器实验报告篇一：计组-4位乘法器实验报告实验4位乘法器实验报告XXX 姓名：课程名称：计算机组成实验时间：XXX 学号： 同组学生姓名：无 实验地点： 指导老师： XXX 专业： 计算机科学与技术一、 实验目的和要求1. 熟练掌握乘法器的工作原理和逻辑功能二、实验内容和原理实验内容：根据课本上例3-7的原理，来实现4位移位乘法器的设计。 具体要求：1. 乘数和被乘数都是4位2. 生成的乘积是8位的3. 计算中涉及的所有数都是无符号数4.需要设计重置功能5.需要分步计算出结果（4位乘数的运算，需要四步算出结果）实验原理：1. 乘法器原理图2. 本实验的要求：1. 需要设计按钮和

2、相应开关，来增加乘数和被乘数2. 每按一下M13，给一个时钟，数码管的左边两位显示每一步的乘积3. 4步计算出最终结果后，LED灯亮，按RESET重新开始计算 三、主要仪器设备 1. Spartan-III开发板2. 装有ISE的PC机1套 1台四、操作方法与实验步骤实验步骤： 1. 创建新的工程和新的源文件 2. 编写verilog代码（top模块、display模块、乘法运算模块、去抖动模块以及UCF引脚）3. 进行编译4. 进行Debug 工作，通过编译。5. 生成FPGA代码，下载到实验板上并调试，看是否与实现了预期功能操作方法： TOP:module alu_top(clk, swi

3、tch, o_seg, o_sel);input wire clk;input wire4:0 switch;output wire 7:0 o_seg; / 只需七段显示数字，不用小数点 output wire 3:0 o_sel; / 4个数码管的位选 wire15:0 disp_num; reg 15:0 i_r, i_s;wire 15:0 disp_code;wire o_zf; /zero detector initial begini_r i_s end alu M1(i_r, i_s, switch4:2, o_zf, disp_code); display M3(clk, d

4、isp_num, o_seg, o_sel);assign disp_num = switch0?disp_code:(switch1 ? i_s : i_r);endmoduleDISPLAY:module display(clk, disp_num, o_seg, o_sel); input wire clk;input wire 15:0 disp_num; /显示的数据output reg 7:0 o_seg; /七段，不需要小数点 output reg 3:0 o_sel; /4个数码管的位选reg 3:0 code = 4b0;reg 15:0 count = 15b0; alwa

5、ys (posedge clk) begincase (count15:14)2b00 :begino_sel 2b01 :begino_sel code 2b10 :begino_sel 2b11 :begino_sel code endcase case (code) 4b0000: o_seg 4b0011: o_seg 乘法器实验报告)0000000; 4b1001: o_seg count endendmodule UCF: Net “clk” loc=”T9”;Net “o_seg0” loc=”E14”;Net “o_seg1” loc=”G13”;Net “o_seg2” lo

6、c=”N15”;Net “o_seg3” loc=”P15”;Net “o_seg4” loc=”R16”;Net “o_seg5” loc=”F13”;Net “o_seg6” loc=”N16”;Net “o_seg7” loc=”P16”;Net “o_sel0” loc=”D14”;Net “o_sel1” loc=”G14”;Net “o_sel2” loc=”F14”;Net “o_sel3” loc=”E13”;Net “switch0” loc=”M10”;Net “switch1” loc=”F3”;Net “switch2” loc=”G4”;Net “switch3” l

7、oc=”E3”;Net “switch4” loc=”F4”; 2. ALU控制器的实现： ? 输入用 2 + 6 = 8 个拨动开关篇二：1496模拟乘法器实验报告实验课程名称：_高频电子线路- 1 - 2 - - 3 - - 4 - - 5 - 篇三：EDA 8位乘法器 实验报告南华大学船山学院 实验报告 （ XX XX 学年度 第二学期 ） 课程名称 实验名称 EDA 8位乘法器姓名 学号 专业 计算机科学与 技术班级 01 地点 8-212 教师 一、实验目的：学习和了解八位乘法的原理和过程二、设计思路：纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器，

8、基于PLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用。这里介绍由八位加法器构成的以时序逻辑方式设计的八位乘法器，具有一定的实用价值，而且由FPGA构成实验系统后，可以很容易的用ASIC大型集成芯片来完成，性价比高，可操作性强。其乘法原理是：乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。三、实验逻辑图：CLKARICTL 四、实验代码： 1) 选通与门模块的源程序ANDARITH.VHD LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY AND

9、ARITH IS PORT (ABIN:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR (7 DOWNTO 0)DOUT:OUT STD_LOGIC_VECTOR (7 DOWNTO 0); END ANDARITH;ARCHITECTURE ART OF ANDARITH IS BEGINPROCESS (ABIN，DIN) BEGINFOR I IN 0 TO 7 LOOPDOUT (I)END PROCESS; END ART;2) 16位锁存器的源程序REG16B.VHDLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENT

10、ITY REG16B ISPORT (CLK:IN STD_LOGIC; CLR:IN STD_LOGIC;D:IN STD_LOGIC_VECTOR (8 DOWNTO 0) Q:OUT STD_LOGIC_VECTOR(15 DOWNTO 0); END REG16B;ARCHITECTURE ART OF REG16B ISSIGNAL R16S:STD_LOGIC_VECTOR(15 DOWNTO 0);BEGIN PROCESS (CLK，CLR) BEGINIF CLR = 1 THEN R16SR16S(6 DOWNTO 0)END PROCESS;Q3) 8位右移寄存器的源程序

11、SREG8B.VHD LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SREG8B ISPORT (CLK:IN STD_LOGIC; LOAD :IN STD _LOGIC;BIN:IN STD_LOGIC_VECTOR(7DOWNTO 0); QB:OUT STD_LOGIC );END SREG8B; ARCHITECTURE ART OF SREG8B ISSIGNAL REG8B:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGINPROCESS (CLK，LOAD) BEGINIF CLKEVENT AND CLK=

12、 1 THEN IF LOAD = 1 THEN REG84) 乘法运算控制器的源程序ARICTL.VHD LIBRARY ELSE REG8(6 DOWNTO0)USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ARICTL ISPORT ( CLK:IN STD_LOGIC; START:INSTD_LOGIC;CLKOUT:OUT STD_LOGIC; RSTALL:OUTSTD_LOGIC;ARIEND:OUT STD_LOGIC);END ARICTL;ARCHITECTURE ART OF ARI

13、CTL IS SIGNAL CNT4B:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINRSTALLIF START = 1 THEN CNT4BELSIF CLKEVENT AND CLK = 1 THEN IF CNT4BCNT4B=CNT4B+1; END IF; END IF; END PROCESS;PROCESS (CLK，CNT4B，START) BEGINIF START = 0 THEN IF CNT4BCLKOUT ELSE CLKOUT 5) 8位乘法器的源程序MULTI8X8.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1

14、164.ALL; ENTITY MULTI8X8 IS PORT(CLK:IN STD_LOGIC; START:IN STD_LOGIC;A:IN STD_LOGIC_VECTOR(7 DOWNTO 0);B:IN STD_LOGIC_VECTOR(7 DOWNTO 0);ARIEND:OUT STD_LOGIC;DOUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0); END MULTI8X8;ARCHITECTURE ART OF MULTI8X8 ISCOMPONENT ARICTLPORT(CLK:IN STD_LOGIC;START:IN STD_LOGIC;

15、 CLKOUT:OUT STD_LOGIC;RSTALL:OUT STD_LOGIC; ARIEND:OUT STD_LOGIC);END COMPONENT;COMPONENT ANDARITH PORT(ABIN:IN STD_LOGIC; DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0);DOUT:OUT_STD_LOGIC_VECTOR( 7 DOWNTO 0) ); END COMPONENT; COMPONENT ADDER8B .COMPONENT SREG8B .COMPONENT REG16B .SIGNAL GNDINT:STD_LOGIC; SIGN

16、ALINTCLK:STD_LOGIC; SIGNAL RSTALL:STD_LOGIC; SIGNAL QB:STD_LOGIC;SIGNAL ANDSD:STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL DTBIN:STD_LOGIC_VECTOR(8 DOWNTO 0); SIGNAL DTBOUT:STD_LOGIC_VECTOR(15 DOWNTO 0); BEGINDOUTU1:ARICTL PORT MAP(CLK=CLK，START=START， CLKOUT=INTCLK， RSTALL=RSTALL， ARIEND=ARIEND);U2:SREG8B PORT MAP (CLK=INTCLK， LOAD=RSTALL. DIN=B， QB=QB);U3:ANDARITH PORT MAP(ABIN=QB，DIN=A， DOUT=ANDSD); U4:ADDER8B PORTMAP(CIN=GNDINT，A=DTBOUT(15 DOWNTO 8)， B=ANDSD， S=DTBIN(7 DOWNTO 0)，COUT =DTBIN(8);U5:REG16B PORT MAP(CLK =INTCLK， CLR=RSTALL，D=DTBIN， Q=DTBOUT); END ART;