数字时钟设计.docx

1、数字时钟设计 Verilong多功能数字时钟设计 姓 名：于英俊 学 号：09325228专 业：电子信息工程 班 级：09325228 指导教师：黄河 2012年11月08 日目录1.设计要求.22.设计原理与方案.23.整体仿真文件与RTL.34.各个电路子模块 （1）分频器设计方案.3 （2）控制器设计方案.6 （3）计时器设计方案.7 （4）显示器设计方案.10 5心得体会.156参考文献.157课程设计评分表.16设计题目：多功能数字钟电路设计一、设计任务及要求：本次课程设计任务是设计一个多功能数字钟。具体要求是：1.计时功能：包括时、分、秒、的记时；2.小时、分钟、秒钟校时。3.整

2、点报时，利用LED亮灭模拟报时，在整点前5秒LED开始按照1HZ频率闪烁，过整点后，停止闪烁。4.调整时间的按键用按键模块的S1和S2，S1调节小时，每按下一次，小时增加一个小时，S2调整分钟，每按下一次，分钟增加一分钟。另外用S8按键作为系统时钟复位，复位后全部显示000000。2、设计原理与方案： 工作原理说明：clk用于输入50MHZ时钟，s1用于给小时加1，s2用于给分钟加1，s8用于复位。分频器分出三个频率的时钟，clkout1输出1HZ，clkout2输出1千HZ，clkout1输出2HZ。控制器输入端口t1用于控制灯闪烁，输出端口led接小灯，ss1、ss2、reset分别储存s

3、1、s2、s8的值并将其传给计数器。计数器输出端口shis表示小时的十位，shig表示小时的各位，mins表示分钟的十位，ming表示分钟的个位。secs表示秒的十位，secg表示秒的个位。显示器输出端口leds接七段数码管，wei接数码管的控制端。当clkout1出现上升沿时，秒执行加1或进位操作，若秒进位，则分钟执行加1或进位操作，若分秒都进位，则小时进行加1或进位操作。小时进位前5秒，灯开始以1HZ频率闪烁。按下s1时小时加1或进位，按下s2时分钟加1或进位，若分钟进位，小时同时进行加1或进位操作。三、整体效果图整体仿真源文件：图2整体仿真源文件 说明：s1、s2、s8按下时为0，不按下

4、时为1。当s8按下时，全部归0。当s1按下时，小时假1，当s2按下时，分钟加1。输入波形中刚开始s8为0，归0。然后让其运行一段时间，再让s1为0，再过一段时间让s2为0，再过一段时间让s8为0。clk为脉冲信号，10ps一周期输出放大截图：图3 输出仿真波形放大截图部分说明：仿真时计数器控制器都是12分频，灯闪烁是6分频，显示器是2分频，因此能看到输出的6个数码管的值。并对其进行初步判断由于数码管数值不易分辨，所以不用全部看到。 RTL（二）、各个电路子模块：1.分频器设计方案设计思路：设计计数变量 cout1、cout2、cout3，每来一个脉冲加1。cout1加到50000000时归0，

5、同时clkout1加1，否则clkout1归0。cout2到25000000时归0，同时clkout2加1，否则clkout2归0。cout3到25000000时归0，同时clkout3加1，否则clkout3归0。源程序：module fenpin(clk,clkout1,clkout2,clkout3);input clk; /下载时clk为50MHzoutput clkout1,clkout2,clkout3; /clkout1输出1赫兹，clkout2为1千赫兹，clkout3为2赫兹reg clkout1,clkout2,clkout3;integer cout1,cout2,cou

6、t3; /cout1,cout2,cout3均为计数变量always (posedge clk ) begin cout1 = (cout1 = 32d50000000) ? 32d0 : (cout1 + 32d1); clkout1= (cout1 = 32d5*) ? 1d1 : 1d0; /50000000分频 cout3 = (cout3 = 32d25000000) ? 32d0 : (cout3 + 32d1); clkout3= (cout3 = 32d2*) ? 1d1 : 1d0; /25000000分频 cout2 = (cout2 = 32d50000) ? 32d0

7、: (cout2 + 32d1); clkout2= (cout2 = 32d50000) ? 1d1 : 1d0; /50000分频 endendmodule/仿真时，改clkout1为12分频，clkout2为2频，clkout1为6分频/下载时，由于clk为50MHz，改clkout1为50000000分频，输出1赫兹，clkout2为50000分频，输出1千赫兹，clkout3为5000000分频，输出2赫兹分频器仿真源文件：图5 分频器仿真源文件仿真输出文件：图6 频器仿真输出文件2.控制器设计方案控制器输入端口t1用于控制灯闪烁，输出端口led接小灯，ss1、ss2、reset分别

8、储存s1、s2、s8的值并将其传给计数器设计思路： ss1、ss2、reset储存s1、s2、s8的值传给计数器执行其他功能。这一部分由1赫兹进行驱动。led是灯，t1为1时led闪烁。这一部分由2赫兹进行驱动。源程序：module kongzhi(clkout1,clkout3,s1,s2,s8,t1,led,ss1,ss2,reset);input clkout1,clkout3,s1,s2,s8,t1; / clkout1输入1赫兹,clkout3输入2赫兹,t1控制闪烁output led,ss1,ss2,reset; /led是灯，ss1、ss2、reset储存s1、s2、s8的值传

9、给计数器reg led,ss1,ss2,reset;always(posedge clkout1)begin reset=s8;ss1=s1;ss2=s2; endalways(posedge clkout3)begin if(t1=1) led=led;else if(t1=0) led=0;/当t1=1时闪烁，否则不闪 endEndmodule控制器仿真源文件：图7控制器仿真源文件说明：clkout1的周期是clkout3的一倍。s1、s2、s3均有0和1出现，t1之后为1控制器仿真输出文件：图8控制器仿真输出文件说明：从图中可以看出s1、s2、s3的值分别赋给了ss1、ss2、reset

10、。Led在t1为1时闪烁。3.计时器设计方案计数器输出端口shis表示小时的十位，shig表示小时的各位，mins表示分钟的十位，ming表示分钟的个位。secs表示秒的十位，secg表示秒的个位。设计思路：判断ss1是否为0，若为0，小时加1或归0。同时判断ss2是否为0，若为0，则分钟加1或归0并进1。同时判断reset是否 为0，若为0，全部归0。若不为 0则嵌套if语句判断sec、min、shi的值并进行加1或归0操作。当59分54秒到59秒时让t1为1，灯闪烁。其他时候t1为0，灯灭。module jishu(clkout1,ss1,ss2,reset,shis,shig,mins,

11、ming,secs,secg,t1);input clkout1,ss1,ss2,reset;/ clkout1为1赫兹,ss1、ss2、reset是储存的s1、s2、s8的值output1:0 shis;/小时的十位output3:0 shig;/小时的个位output2:0 mins;/分钟的十位output3:0 ming;/分钟的个位output2:0 secs;/秒的十位output3:0 secg;/秒的个位output t1;/返回闪烁的控制变量reg t1;reg5:0 shi;/小时reg5:0 min， sec； /分钟，秒always(posedge clkout1)be

12、gin if(ss1=0&shi24) shi=shi+1;/s1为0和shi小于23时，小时加1 if(ss1=0&shi=24) shi=0; / s1为0和shi等于24时，小时变0 if(ss2=0&min 22 min=min+5;t1=0; if(shi22) shi=0;/若等于22,归0 else shi=shi+1;/若不等，shi加1 end else begin min=min+1;end/若min不等于59，min加1 end else begin sec=sec+1;t1=0;end/若sec不为59，sec加1，令t1为0 if(min=59&sec54&sec60

13、) t1=1;若整点前5秒，令t1为1，灯闪烁endassign shis=shi/10;/将小时的十位赋给shisassign shig=shi%10;/ 将小时的个位赋给shigassign mins=min/10;/将分钟的十位赋给minsassign ming=min%10;/ 将分钟的个位赋给mingassign secs=sec/10;/将秒的十位赋给secsassign secg=sec%10;/ 将秒的个位赋给secgEndmodule计时器仿真源文件：图9计时器仿真源文件说明：reset先为0，令其复位。运行一段时间之后先让ss1加1，再让ss2加1，clkout1始终有输入

14、。整体仿真图：图10 整体仿真图说明：从图中可以看出灯闪烁变量t1的变化，也可以看出小时shi加1的变化，其他的在下面有放大图。4.显示器设计方案：（包括设计思路及其工作原理）设计思路：1千赫兹输入，用wei来确定数码管的位置，分别给不同的数码管赋不同的值。使数码管从左到右依次显示小时分钟秒。module xianshi(clkout2,shis,shig,mins,ming,secs,secg,leds1,wei);input clkout2;/clkout2为1千赫兹input1:0 shis; /小时的十位input3:0 shig; /小时的个位input2:0 mins; /分钟的十

15、位input3:0 ming; /分钟的个位input2:0 secs; /秒的十位input3:0 secg; /秒的个位output6:0 leds1;/leds1为数码管reg6:0 leds1;output 2:0 wei; /wei表示数码管的位置reg2:0 wei; reg3:0 a; /中间变量always(posedge clkout2)beginif(wei=6) begin a=shis;/当wei为6时，加1，第7号数码管显示小时的十位 case(a) 4d0:leds1=7b0111111; 4d1:leds1=7b0000110; 4d2:leds1=7b10110

16、11; default:leds1=7b1111110; endcase wei=wei+1;endelse if(wei=5) begin a=shig; /当wei为5时，加1，第6号数码管显示小时的个位case(a) 4d0:leds1=7b0111111; 4d1:leds1=7b0000110; 4d2:leds1=7b1011011; 4d3:leds1=7b1001111; 4d4:leds1=7b1100110; 4d5:leds1=7b1101101; 4d6:leds1=7b1111101; 4d7:leds1=7b0000111; 4d8:leds1=7b1111111;

17、 4d9:leds1=7b1101111; default:leds1=7b1111110; endcase wei=wei+1;endelse if(wei=4) begin leds1=7b1000000;wei=wei+1; /当wei为4时，加1，第5号数码管显示横杠endelse if(wei=3) begin a=mins; /当wei为3时，加1，第4号数码管显示分钟的十位case(a) 4d0:leds1=7b0111111; 4d1:leds1=7b0000110; 4d2:leds1=7b1011011; 4d3:leds1=7b1001111; 4d4:leds1=7b1

18、100110; 4d5:leds1=7b1101101; default:leds1=7b1111110; endcase wei=wei+1;endelse if(wei=2) begin a=ming; /当wei为2时，加1，第3号数码管显示分钟的个位case(a) 4d0:leds1=7b0111111; 4d1:leds1=7b0000110; 4d2:leds1=7b1011011; 4d3:leds1=7b1001111; 4d4:leds1=7b1100110; 4d5:leds1=7b1101101; 4d6:leds1=7b1111101; 4d7:leds1=7b0000

19、111; 4d8:leds1=7b1111111; 4d9:leds1=7b1101111; default:leds1=7b1111110; endcase wei=wei+1;endelse if(wei=1) begin leds1=7b1000000;wei=wei+1; /当wei为1时，加1，第2号数码管显示横杠endelse if(wei=0) begin a=secs; /当wei为0时，加1，第1号数码管显示秒的十位case(a) 4d0:leds1=7b0111111; 4d1:leds1=7b0000110; 4d2:leds1=7b1011011; 4d3:leds1=

20、7b1001111; 4d4:leds1=7b1100110; 4d5:leds1=7b1101101; default:leds1=7b1111110; endcase wei=wei+1;endelse if(wei=7) begin a=secg; /当wei为7时，加1，第0号数码管显示秒的个位 case(a) 4d0:leds1=7b0111111; 4d1:leds1=7b0000110; 4d2:leds1=7b1011011; 4d3:leds1=7b1001111; 4d4:leds1=7b1100110; 4d5:leds1=7b1101101; 4d6:leds1=7b1

21、111101; 4d7:leds1=7b0000111; 4d8:leds1=7b1111111; 4d9:leds1=7b1101111; default:leds1=7b1111110; endcasewei=wei+1; end endEndmodule数码管仿真源文件：图16数码管仿真源文件说明：只输入了一组值13时43分12秒仿真输出文件：图17数码管仿真文件说明：从图中可以看出八个数码管对应的值。wei=000时0号数码管输出1011011对应秒的个位为2； wei=001时1号数码管输出0000110对应秒的十位为1；wei=010时2号数码管输出1000000对应输出“”；we

22、i=011时3号数码管输出1001111对应输出分钟的个位为3；wei=100时4号数码管输出1100110对应输出分钟的十位为4；wei=101时5号数码管输出1000000对应输出“”；wei=110时6号数码管输出1001111对应输出小时的个位为3；wei=111时7号数码管输出0000110对应输出小时的十位为1；即输出为“134312” 五、心得体会 通过这次的课程设计让我们更加熟练的掌握verilog软件的应有，并且在完成课程设计的过程中自己很好的了解整个程序的分模构成和怎么综合应有，这次课程设计虽然没有完全按照书本的程序来完成设计，但是通过查找文件让我更加懂得每个程序的完美优劣

23、性，提高了自己对软件程序的理解能力。这次实习，给我感触最深的还是行为态度问题。人的能力有大有小，但只要端正态度，不抛弃，不放弃，任何人都能取得令自己满意的成绩。在此，我由衷的感谢在这次课程设计中给了我巨大帮助的老师和同学们六、参考文献王金明 Verilong HDL第四版 北京：电子工业出版社。王金明，周顺。数字系统设计与VHDL、北京：电子工业出版社。2010潘松，、王继业.EDA技术使用教程（第三版），北京：科学出版社，2006 东华理工大学长江学院课程设计评分表学生姓名：于英俊 班级：093252 学号：09325228课程设计题目：多功能数字钟设计项目内容满分实 评选题能结合所学课程知

24、识、有一定的能力训练。符合选题要求（5人一题）10工作量适中，难易度合理10能力水平能熟练应用所学知识，有一定查阅文献及运用文献资料能力10理论依据充分，数据准确，公式推导正确10能应用计算机软件进行编程、资料搜集录入、加工、排版、制图等10能体现创造性思维，或有独特见解10成果质量总体设计正确、合理，各项技术指标符合要求。10说明书综述简练完整，概念清楚、立论正确、技术用语准确、结论严谨合理；分析处理科学、条理分明、语言流畅、结构严谨、版面清晰10设计说明书栏目齐全、合理，符号统一、编号齐全。格式、绘图、表格、插图等规范准确，符合国家标准10有一定篇幅，字符数不少于500010总 分100指导教师评语： 指导教师签名： 年 月 日