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1、基于FPGA的直接数字合成器设计Tianjin University of Technology and Education毕 业 设 计基于FPGA的直接数字合成器设计 二一二 年 六 月天津职业技术师范大学本科生毕业设计基于FPGA的直接数字合成器设计The design of direct digital frequency synthesizer based on FPGA 专业班级： 学生姓名： 指导教师： 学 院：电子工程学院 2012 年 6 月摘 要直接数字合成(Direct Digital Synthesis)技术采用全数字的合成方法。本设计结合了EDA技术和DDS技术，ED

2、A技术是现代电子设计技术的核心，是以电子系统设计为应用方向的电子产品自动化设计技术。DDS技术则是最为先进的频率合成技术，所产生的信号具有频率分辨率高、频率切换速度快、频率切换时相位连续，输出相位噪声低和可以产生任意波形等诸多优点。本文在对现有DDS技术的大量文献调研的基础上，提出了符合FPGA结构的DDS设计方案，并利用Quartus II软件在Cyclone II系列器件上进行了实现，详细的介绍了本次设计的具体实现过程和方法，将现场可编程逻辑器件FPGA和DDS技术相结合，体现了基于VHDL语言的灵活设计和修改方式是对传统频率合成实现方法的一次重要改进。FPGA器件作为系统控制的核心，其灵

3、活的现场可更改性，可再配置能力，对系统的各种改进非常方便，在不更改硬件电路的基础上还可以进一步提高系统的性能。文章给出的仿真结果，经过验证本设计能够达到其预期性能指标。关键词：直接数字合成器；现场可编程逻辑门阵列；硬件描述语言ABSTRACTThe DDS technique adopts full digital synthesis methods. The design combines EDA and DDS technology, EDA technology is the design of modern electronic technology at the core, elec

4、tronic system design direction for the application of electronic design automation products technology. DDS technology is the most advanced frequency synthesizer technology. The generated signals have advantages of high frequency resolutions, fast frequency switching, continuous phase while frequenc

5、y switching, low noise phase and being able to generate arbitrary waveforms.In this paper, after reviewing a lot of literatures published on DDS technology, DDS scheme based on FPGA structure are proposed, and then implemented in Cyclone II series FPGA using Quartus II tool.the paper introduced the

6、concrete implementation process, this way associates DDS with field programmable gate array FPGA technology , the way based on VHDL is flexible in designing and modifying, which is a important innovation to the tradition synthesize way, FPGA device control core as system, its flexible scene can alte

7、ring, can dispose ability again, very convenient to various kinds of improvement of the system, can also improve systematic performance further on the basis of altering hardware circuit. at the end of paper , the author displays simulation result, after verification, the design meets the demand of o

8、riginal definition.Key words: DDS; FPGA; VHDL3.5 其它模块 253.5.1锁相环(PLL) 253.5.2分频器 263.5.3电源模块 273.5.4键盘电路和显示电路 274 系统的实现 294.1 系统的计算 294.2 系统的实现 30结 论 33参考文献 34致 谢 36附录1：DDS顶层模块图 37附录2：源程序清单 381引 言 课题背景在一些电子设备的电路板故障检测仪中，往往需要频率、幅度都能由计算机自动调节的信号源。采用诸如MAX038信号发生器芯片外加电阻及切换开关等器件虽然也能调节频率和幅度，但这种调节是离散的，且电路复杂，

9、使用不方便1。而采用直接数字合成芯片DDS及外加D/A转换芯片构成的可控信号源，可产生正弦波、调频波、调幅波及方波等，并且其信号的频率和幅度可由微机来精确控制，调节非常方便。另外随着21世纪的到来，人类正在跨入信息时代。现代通信系统的发展方向是功能更强、体积更小、速度更快、功耗更低。而大规模可编程器件CPLD/FPGA在集成度、功能和速度上的优势正好满足通信系统的这些要求。所以今天无论是民用的移动电话、程控交换机、集群电台、广播发射机和调制解调器,还是军用的雷达设备、图形处理仪器、遥控遥测设备、加密通信机中,都已广泛地使用大规模可编程器件2。由于数字技术在处理和传输信息方面的各种优点，数字技术

10、和数字集成电路的使用已经成为构成现代电子系统的重要标志。电子系统的集成化，不仅可使系统的体积小、重量轻且功耗低，更重要的是可使系统的可靠性大大提高。因此自集成电路问世以来，集成规模便以10倍/6年的速度增长。从20世纪90年代初以来，电子系统日趋数字化、复杂化和大规模集成化。为满足个人电脑、无绳电话和高速数据传输设备的发展需求，电子厂商们越加迫切地追求电子产品的高功能、优品质、低成本、微功耗和微小封装尺寸3。为达到此目标，必须采用少量的IC器件使面积尽可能小。课题研究的目的和意义正弦信号发生器作为电子技术领域中最基本的电子仪器，广泛应用于航空航天测控、通信系统、电子对抗、电子测量、科研等各个领

11、域中。随着电子信息技术的发展，对其性能的要求也越来越高，如要求频率稳定性高、转换速度快，具有调幅、调频等功能，另外还经常需要两路正弦信号不仅具有相同的频率，同时要有确定的相位差4。随着数字信号处理和集成电路技术的发展，直接数字合成(DDS)的应用也越来越广泛。DDS具有相位和频率分辨率高、稳定度好、频率转换时间短、输出相位连续、可以实现多种数字与模拟调制的优点，而可编程门阵列(FPGA)具有集成度高、通用性好、设计灵活、编程方便、可以实现芯片的动态重构等特点，因此可以快速地完成复杂的数字系统。由于模拟调相方法有生产性差、调试不方便、调制度控制不精确等缺点，因此采用数字方法实现各种模拟调制也越来

12、越普遍5。现在许多DDS芯片都直接提供了实现多种数字调制的功能，实现起来比较简单，而要实现模拟线性调制具有一定的难度。因此本设计介绍了一种采用FPGA实现DDS功能，产生频率和相位可调的正弦波信号的方法。波形发生器也可以通过巧妙的软件设计和简易的硬件电路，产生数字式的正弦波相位、频率和幅值可调的信号。信号的频率、相位可通过键盘输入并显示。与现有各类型波形发生器比较而言，产生的数字信号干扰小，输出稳定，可靠性高，特别是操作简单方便，成本低。国内外概况目前市场上已有的信号发生器有很多种，其电路形式有采用运放及分立元件构成；也有采用单片集成的函数发生器；以及以单片机和FPGA为核心，辅以必要的模拟电

13、路构成的DDFS数字信号发生器。在保证信号发生器的稳定性、频率范围、幅值范围等指标的同时，实现对输出信号的频率、相位和幅值的数字控制是现代信号发生器的发展方向。1971年，美国学者J.Tierney等人撰写的文章“A Digital Frequency Synthesizer”首次提出了以全数字技术，从相位概念出发直接合成所需波形的一种新的频率合成原理。限于当时的技术和器件水平，它的性能指标尚不能与已有的技术相比，故未受到重视。近10年间，随着微电子技术的迅速发展，直接数字合成器(DDS)得到了飞速的发展，它以有别于其它频率合成方法的优越性能和特点成为现代频率合成技术中的骄骄者6。DDS在相对

14、带宽、频率转换时间、高分辨力、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。其优点如下：(1)输出频率相对带宽较宽。输出频率带宽为50%fclk(理论值)，但考虑到低通滤波器的特性和设计难度以及对输出信号杂散的抑制，实际的输出频率带宽仍能达到40%fclk。 (2)频率转换时间短。DDS是一个开环系统，无任何反馈环节，这种结构使得DDS的频率转换时间极短。事实上，在DDS的频率控制字改变之后，需经过一个时钟周期之后按照新的相位增量累加，才能实现频率的转换。因此，频率转换的时间等于频率控制字的传输时间，也就是一个时钟

15、周期的时间。时钟频率越高，转换时间越短。DDS的频率转换时间可达纳秒数量级，比使用其它的频率合成方法都要短数个数量级。(3)频率分辨率极高。若时钟fclk的频率不变，DDS的频率分辨率就由相位累加器的位数N决定。只要增加相位累加器的位数N即可获得任意小的频率分辨率。目前，大多数DDS的分辨率在1HZ数量级，许多小于1MHZ，甚至更小。 (4)相位变化连续。改变DDS输出频率，实际上改变的每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性。(5)其他优点。可产生宽带正交信号及其他多种调制信号、可编程和全数字化、功耗低、体积小、重量轻

16、、可靠性高、控制灵活方便等方面，并具有极高的性价比。 当然DDS也有局限性，主要表现如下： (1)输出频带范围有限。由于受DDS内部DAC和波形存储器(ROM)的工作速度限制，使得DDS输出的最高频率有限。目前市场上采用CMOS、TTL、ECL工艺制作的DDS芯片，工作频率一般在几十MHZ至400MHZ左右。(2)输出杂散大。由于DDS采用全数字结构，不可避免地引入了杂散。其来源主要有三个：相位累加器相位舍位误差造成的杂散；幅度量化误差由存储器有限字长引起造成的杂散和DAC非理想特性造成的杂散7。DDS问世之初，构成DDS的元器件的速度限制和数字化引起的噪声这两个主要缺点阻碍了DDS的发展与实

17、际应用。随着近几年超高速数字电路的发展以及对DDS的深入研究，DDS的最高工作频率以及噪声性能已接近并达到锁相频率合成器相当的水平。近年来随着频率合成技术的发展，DDS已广泛应用于通讯、导航、雷达、遥控遥测、电子测量以及现代化的仪器仪表工业等领域8。课题的主要研究工作信号发生器一般是指能自动产生具有一定频率和幅度的正弦波、三角波（锯齿波）、方波（矩形波）、阶梯波等电压波形的电路或仪器9。本设计主要研究由现场可编程逻辑器件FPGA实现DDS功能，产生频率可调的正弦波信号，及其各功能模块由硬件描述语言VHDL来实现和仿真的方法。1.4.1现场可编程门阵列(FPGA)FPGA是英文Field Pro

18、grammable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。用户现场可编程门阵列FPGA是一种高密度的可编程逻辑器件。由于FPGA器件集成度高,方便易用，开发和上市周期短，在数字设计和电子生产中得到迅速普及和应用，并一度在高密度的可编程逻辑器件领域中独占鳌头。FPGA和CPLD都是高密度现场可编程逻辑芯片，都能够将大量的逻辑功能集成于一个单片集成电路中，其集成度已发展到现在的几百万门。现场可编程门阵列FPGA是由掩膜可编程门阵列(MPGA)和可编程逻辑器件二者演变而未的，并将它们的特性结合在一起，因此FPGA既有门阵列

19、的高逻辑密度和通用性，又有可编程逻辑器件的用户可编程特性。FPGA通常由接线资源分隔的可编程逻辑单元（或宏单元）构成阵列，又由可编程I/O单元围绕阵列构成整个芯片，其内部资源是分段互联的，因而延时不可预测，只有编程完毕后才能实际测量。1.4.2硬件描述语言(VHDL)超高速集成电路硬件描述语言(Very High Speed Integrated Circuit Hardware Description Language，VHDL)于1983年有美国国防部(DOD)发起创建，由IEEE(The Institute of Electrical and Electronics Engineers)

20、进一步发展并在1987年作为“IEEE 标准1076”发布。从此，VHDL成为硬件描述语言的业界标准之一。自IEEE公布了VHDL的标准版本之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具支持VHDL。此后VHDL在电子设计领域得到了广泛应用，并逐步取代了原有的非标准硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实

21、上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL语言将承担起大部分的数字系统设计任务。除了作为电子系统设计的主选硬件描述语言外，VHDL在EDA领域的仿真测试、程序模块的移植、ASIC设计源程序的交付、IP核(Intelligence Property core)的应用方面担任着不可或缺的角色，因此不可避免地将成为了必要的设计开发工具。VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成

22、外部（或称可视部分，及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。1.4.3 EDA工具Quartus IIQuartus II是Altera公司的综合性PLD开发软件，支持原理图、VHDL、Verilog HDL以及AHDL(Altera Hardware Description Language)等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II支持A

23、ltera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。此外，Quartus II通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统(SOPC)开发，集系统级设计、嵌入式开发软件、可编程逻辑设计于一体，是一种综合性的开发平台。使用Quartus II的设计过程包括以下几步，若任一步出错或未达到设计要求则应修改设计，然后重复以后各步，Quar

24、tus II的设计流程如图1-1所示。图1-1 Quartus II的设计流程1.输入设计项目。逻辑设计的输入方法有原理图形输入、文本输入、波形输入及第三方EDA工具生成的设计网表文件输入等。输入方法不同，生成设计文件的名称后缀就不同。2.编译设计项目。首先，根据设计项目要求设定编译参数和编译策略。然后对设计项目进行网表提取、逻辑综合、器件适配，并产生报告文件，延时信息文件和器件编程文件，供分析、仿真和编程使用。3.校验设计项目。设计项目校验方法包括功能仿真、模拟仿真和定时分析。功能仿真是在不考虑器件延时的理想情况下仿真设计项目的一种项目验证方法，称为前仿真。模拟仿真是在考虑设计项目具体适配器

25、件的各种延时的情况下仿真设计项目的一种项目验证方法，称为后仿真。定时分析用来分析器件引脚及内部节点之间的传输路径延时、时序逻辑的性能以及器件内部各种寄存器的建立保持时间。4.编程验证设计项目。用Quartus II编程器通过Altera编程硬件或其它工业标准编程器，将经过仿真确认后的编程目标文件便如所选定的Altera可编程逻辑器件中，然后加入实际激励信号，测试是否达到设计要求。2 系统设计方案的研究由于本系统由多部分构成，在此根据各部分的基本原理，对各方案进行分析和比较。2.1 系统实现的原理本设计采用直接数字合成技术设计正弦信号发生器。直接数字合成器由FPGA、低通滤波器、D/A转换等部分

26、组成，其中主要为用FPGA实现直接数字合成器(DDS)的功能。通过键盘输入频率控制字、相位控制字和幅值控制字，使其输出一定频率、相位和幅值的正弦波信号，经过低通滤波器后形成平滑的着正弦波。该发生器具有调频迅速的优点。由于本系统主要用FPGA开发板，故在此着重介绍直接数字合成技术的原理及其FPGA实现。2.1.1 DDS的基本原理直接数字合成技术(DDS)是从相位概念出发直接合成所需波形的一种新的频率合成技术。近年来，技术和器件水平不断发展，这使DDS合成技术也得到了飞速的发展，它在相对带宽、频率转换时间、相位连续性、正交输出、高分辨力以及集成化等一系列性能指标方面已远远超过了传统的频率合成技术

27、所能达到的水平，完成了频率合成技术的又一次飞跃，是目前运用最广泛的频率合成技术。直接数字合成器(DDS)的基本原理：DDS是利用采样定理，根据相位间隔对正弦信号进行取样、量化、编码，然后储存，构成一个正弦查询表，通过查表法产生波形10。它是由参考时钟、相位累加器、正弦查询表、D/A转换器和低通滤波器组成，直接数字合成器原理框图如图2-1所示。 图2-1直接数字合成器原理框图相位累加器由N位加法器与N位累加寄存器级联构成，其原理框图如图2-2所示。每来一个时钟脉冲fclk，N位加法器将频率控制数据K与累加寄存器输出的累加相位数据相加，把相加后的结果Y送至累加寄存器的输入端。累加寄存器一方面将在上

28、一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端，以使加法器在下一时钟的作用下继续与频率控制数据K相加；另一方面以相加后的结果形成正弦查询表的地址,取出表中与该相位对应的单元中的幅度量化正弦函数值，作为取样地址值送入幅度/相位转换电路。这样就可把存储在波形存储器内的波形抽样值（二进制编码）经查找表查出，完成相位到幅值转换。波形存储器的输出送到D/A转换器，D/A转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号。图2-2相位累加器原理框图由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位。当相位累加器加满量时就会产

29、生一次溢出，溢出频率就是DDS输出的信号频率。相位累加器的最大计数长度与正弦查询表中所存储的相位分隔点数相同，在取样频率（由参考时钟频率决定）不变的情况下，由于相位累加器的相位增量不同，将导致一周期内的取样点数不同，输出信号的频率也相应变化。如果设定累加器的初始相位，则可以对输出信号进行相位控制。图2-3 波形ROM示意图当ROM地址线上的地址（相位）改变时，数据线上输出相应的量化值（幅度量化序列）。因为波形ROM的存储容量有限，相位累加器的字长一般不等于ROM地址线的位数，因此在这个过程当中也又会引入相位截断误差。D/A转换器将波形ROM输出的幅度量化序列转化成对应的电平输出，将数字信号转换

30、成模拟信号。但输出波形是一个阶梯波形，必须经过抗镜像滤波，滤除输出波形中的镜像才能得到一个平滑的波形。抗镜像滤波器是一个低通滤波器，要求在输出信号的带宽内有较平坦的幅频特性，在输出镜像频率处有足够的抑止。根据DDS的基本结构，可以推出以下一些结论：频率控制字K唯一地确定一个单频模拟余弦信号Sout=cos(2foutt)的频率fout， fout=Kfclk/2N （2-1） 当K=1的时候DDS输出最低频率为f， f=fclk/2N （2-2）这就是DDS的频率分辨率，所以，当N不断增加的时候DDS的频率分辨率可以不断的提高。D/A转换器的输出波形相当于是一个连续平滑波形的采样，根据奈奎斯特

31、采样定律，采样率必需要大于信号频率的两倍。也就是说D/A转化器的输出如果要完全恢复的话，输出波形的频率必须小于fclk/2N。一般来说，由于低通滤波器的设计不可能达到理想情况，即低通滤波器总是有一定的过渡带的，所以输出频率还要有一定的余量，一般来说在实际应用当中DDS的输出频率不能超过0.4fclk。 2.1.2 FPGA实现的直接数字合成器图2-4系统总体设计框图本设计基于DDS的基本原理，利用Altera公司的FPGA芯片Cyclone II系列器件设法将波形采样点的值依次通过数模转换器(MDAC)转换成模拟量输出,可达到预期的目的，具有较高的性价比。其基本环节由计数器(Counter)、只读存储器(EPROM)、数模转换器(MDAC)和滤波器等组成（同DDS原理）。具体方案如下：累加器由加法器和D触发器级联组成。在时钟脉冲fclk的控制下，对输入频率控制字K进行累加，累加满量时产生溢出。相位累加器的输出对应于该合成周期信号的相位，并且这个相位是周期性的，在02范围内起变化。相位累加器位数为N，最大输出为2N-1，对应于2的相位，累加一次就输出一个相应的相位码，通过查表得到正弦信号的幅度，然后经D/A转换及低通滤波器滤除不需要的取样分量，以便输出频谱纯净的正弦波信号11。整个DDS电路的电路结构如图2-5所示。 图2-5 FPGA实现