触发器时序逻辑电路设计电子教案.docx

1、触发器时序逻辑电路设计电子教案电子线路分析与制作学习领域教案NO：20班级15光伏工程技术周次1时间节次复习提问1. 学习情境项目6：互补模式时序控制设计课程内容任务2：触发器模式控制电路设计课时12学习目标1.掌握边沿触发器、D触发器工作特性2.掌握时序逻辑分析方法3.掌握同步时序逻辑电路设计方法主要内容（*重点、难点）教学设计与组织教学重点：1.边沿触发器、D触发器工作特性2.时序逻辑分析方法3.同步时序逻辑电路设计方法教学难点：1. 时序逻辑分析方法；2. 同步时序逻辑电路设计方法【教学设计】【做学做】1.展示、演示（multisim）、调试测量对象2.分别对如下问题进行分析子任务1：边

2、沿触发器逻辑电路分析子任务2：时序逻辑电路分析子任务3：同步二进制计数器设计3.对每个子任务进行提示测试【教学组织】班级授课教学地点教学仪器设备教学一体化教室软件：multisim12； 教学时间教学内容教学方法10一、展示、演示（multisim）、调试测量对象【做】1.仿真电路如下：测试如下电路，按键S1，观察3个LED及数码管的变化情况，并分析其功能。图8.22测试电路(multisim) 在此，首先学习边沿触发的构成与工作原理。项目导入：项目教学法80二、子任务1：边沿触发器逻辑电路分析【信息单】集成触发器可以用门电路组成，但工作可靠性不高。现代半导体工艺已经把一个或许多个触发器集成在

3、一块芯片上，构成集成触发器。集成触发器使用方便，也使用时钟控制，具有很高的可靠性。因此，得到了广泛的应用。按照时钟脉冲的触发方式分，有电平触发器、主从触发器和边沿触发器等类型。一、电平触发器上述RS、D、JK时钟触发器都是电平触发方式，即在CP为高电平（低电平）期间，输出端的状态与输入信号有关。如果是低电平触发，则在逻辑符号的CP端加一小圆圈表示。电平触发的触发器在整个有效电平期间如果输入信号发生了变化，输出状态也可能发生变化，有可能出现在一个CP作用下发生多次翻转的现象(称为空翻)，电平D触发器，其CP及D的波形如图8.23所示，输出端Q的波形可分析画出。图8.23 D触发器的空翻波形图在图

4、中第一个CP=1期间，由于D信号变化3次导致输出信号变化4次，在第二个CP=1期间，由于D信号变化2次导致输出信号变化2次。电平触发方式的时钟触发器都可能存在这种空翻现象。为克服这种现象，应改变触发方式。二、主从触发器主从触发器由两级触发器构成，其中一级直接接受信号，称为主触发器，另一级接收主触发器的输出信号，称为从触发器。两个触发器时钟信号互补克服空翻现象。1主从RS触发器（1）电路结构主从RS触发器的逻辑图如图8.24a所示，由图可以看出G1-G4组成主触发器，G5-G8组成从触发器。G9的作用是将CP反相，形成互补的时钟信号CP，送给从触发器，从而使两个触发器工作在不同的时区内。（2）工

5、作原理主从触发器的触发翻转分为两个节拍：当CP=1时，CP=0，从触发器被封锁，保持原状态不变。这时G7、G8打开，主触发器工作，接受R、S的输入信号。如果R=0、S=1，由时钟RS触发器的逻辑功能可知，主触发器Q=1、=0。当CP从1跃变为0时，即CP=0、CP=1，主触发器被封锁，输入信号R、S不影响主触发器的状态。但由于CP=1，G3、G4打开，从触发器接收主触发器输出端的状态Q=1、=0，则从触发器翻转到Q=1、=0。主从RS触发器的翻转是在CP从1变为0时发生的，CP变为0后，主触发器被封锁，状态不受R、S输入信号影响，因此不会有空翻现象。主从RS触发器的逻辑功能和前面的时钟RS触发

6、器相同，不同的是时钟RS触发器在CP=1期间都可能触发翻转，主从RS触发器只在CP下降沿触发翻转。在逻辑符号中输入CP端的“”表示下降沿触发。（a）电路结构 （b）逻辑符号图8.24 主从RS触发器2主从JK触发器（1）电路结构主从JK触发器电路是在主从RS触发器基础上引两条反馈线：Q反馈到R端，反馈到S端，外加信号从J、K输入。如图8.25a所示。（2）工作原理当CP=1时，CP=0，从触发器被封锁，保持原状态不变。主触发器的状态由输入端J、K的信号和从触发器状态来决定。当CP从1跃变为0时，即CP=0，主触发器被封锁，但由于CP=1，从触发器接收主触发器输出端的状态。主从JK触发器的状态变

7、化是在CP从1变为0时发生的。主从JK触发器的逻辑功能和前面的时钟JK触发器相同。J=0、K=0，时钟脉冲触发后，触发器的状态保持不变，即Qn+1=Qn。J=0、K=1，不论触发器原来是何种状态，时钟脉冲触发后，触发器的输出为0态。J=1、K=0，不论触发器原来是何种状态，时钟脉冲触发后，触发器的输出为1态。J=1、K=1，时钟脉冲触发后，触发器的新状态总与原来状态相反。即Qn+1=n。图8.25 主从JK触发器例：主从JK触发器的输入信号如图8.26所示，设触发器的初始状态为0。试画出触发器输出的波形图。图8.26 例题主从JK触发器克服了空翻，但却存在依次变化问题，也就是在CP=1时，JK

8、中有一端引入干扰信号，主触发器接受时其状态只能变化一次，而干扰信号消失后，触发器无法恢复到干扰前的正常状态，导致输出状态错误。如图4-17所示。触发器的初始状态为Q=0、=1，Q=0、=1。在CP=1期间，J信号变为1，使G7的三个输入端都为1，输出为0，而G8门输入端有0，输出为1。所以主触发器状态翻转为Q=1、=0。当J信号再变为0时，由于从触发器的状态没有变化，Q仍为0，通过反馈线封锁了G8门，当J信号再变为0时，G7、G8的输出都为1，主触发器不再翻转。所以当CP下降沿到来时，从触发器翻转为Q=1、=0。为避免发生一次变化现象，在使用主从JK触发器时，要保证CP=1期间，J、K状态不变

9、。要解决一次变化问题，应从电路结构入手，让触发器只接收CP触发沿到来前一瞬间的输入信号。这种触发器称为边沿触发器。图8.27 主从JK触发器的一次变化波形三、边沿触发器边沿触发器只是在CP的某一边沿（上升沿或下降沿）时刻才能对所作用的输入信号产生响应，即只有在CP边沿时输入信号才有效（输出状态与输入有关），而其他时间触发器都处于保持状态。可见，这种触发器不会有空翻现象，并且抗干扰能力增强，工作更可靠。边沿触发器有上升沿触发和下降沿触发两种。1维持阻塞D触发器（1）电路结构电路由六个与非门组成。其中G1、G2组成基本RS触发器，G3、G6组成控制门。引入置1维持线L1、置0维持线L3、置1阻塞线

10、L4、置0阻塞线L2。D为输入信号。图8.28 维持阻塞D触发器（2）功能分析在CP=0时，G3、G4门被封锁，输入信号D的状态虽然能反映到G5、G6门的输出端，但不能作用到G3、G4门上，触发器状态保持不变。若在CP上升沿到来前D=0，因G3、G4门被封锁，使Q3=1、Q4=1、Q6=1、Q5=0。此时D不能通过G3、G4门反映到触发器上而是在此等待。当CP上升沿到来，Q5=0作用到G3门上，使G3门被封锁，使Q3保持不变。Q6=1作用到G4门上，使G4门打开，Q4翻转为0，使触发器输出Q=0、=1。无论CP上升沿到来前触发器状态如何，只要D=0，但CP上升沿到来后，触发器状态变为0。同时Q

11、4=0通过置0维持线L3反馈到G6门的输入端，将G6门封锁，即在CP=1期间，无论D如何变化，触发器状态保持0不变。若在CP上升沿到来前D=1，因G3、G4门被封锁，使Q3=1、Q4=1、Q6=0、Q5=1。此时Q6、Q5的状态不能通过G3、G4门反映到触发器上。触发器保持原状态。当CP上升沿到来，Q6、Q5的状态反映到触发器上，Q6=0，G4门被封锁，使Q4保持不变。Q3翻转为0，使触发器输出Q=1、=0。无论CP上升沿到来前触发器状态如何，只要D=1，CP上升沿到来后，触发器状态变为1。同时Q3=0通过置0阻塞线L2反馈到G4门的输入端，将G4门封锁，通过置1维持线L1反馈到G5门的输入端

12、，将G5门封锁，即在CP=1期间，无论D如何变化，触发器状态保持1不变。例:已知维持阻塞D触发器的CP和D的波形，画出触发器Q的波形。初始状态为0。图8.29 例题项目实施：项目教学法45三、子任务2：时序逻辑电路分析测试电路如下图8.37所示，运行电路，观察发光二极管的变化情况，并说明此电路的功能。图8.37 测试电路(multisim)【项目咨询】2、时序逻辑电路逻辑功能的描述方法用于描述触发器逻辑功能的各种方法，一般也适用于描述时序逻辑电路的逻辑功能，主要有以下几种。（1）逻辑表达式图8.3中的几种信号之间的逻辑关系可用下列逻辑表达式来描述：Y =F(X，Qn)Z =G(X，Qn)Qn+

13、1=H(Z，Qn)它们依次为输出方程、状态方程和存储电路的驱动方程。由逻辑表达式可见电路的输出Y不仅与当时的输入X有关，而且与存储电路的状态Qn有关。（2）状态转换真值表状态转换真值表反映了时序逻辑电路的输出Y、次态Qn+1与其输入X、现态Qn的对应关系，又称状态转换表。状态转换表可由逻辑表达式获得。（3）状态转换图状态转换图又称状态图，是状态转换表的图形表示，它反映了时序逻辑电路状态的转换与输入、输出取值的规律。（4）波形图波形图又称为时序图，是电路在时钟脉冲序列CP的作用下，电路的状态、输出随时间变化的波形。应用波形图，便于通过实验的方法检查时序逻辑电路的逻辑功能。二、时序逻辑电路的分析方

14、法1.时序逻辑电路的分类时序逻辑电路按存储电路中的触发器是否同时动作分为同步时序逻辑电路和异步时序逻辑电路两种。在同步时序逻辑电路中，所有的触发器都由同一个时钟脉冲CP控制，状态变化同时进行。而在异步时序逻辑电路中，各触发器没有统一的时钟脉冲信号，状态变化不是同时发生的，而是有先有后。2.时序逻辑电路的分析步骤分析时序逻辑电路就是找出给定时序逻辑电路的逻辑功能和工作特点。分析同步时序逻辑电路时可不考虑时钟，分析步骤如下：（1）根据给定电路写出其时钟方程、驱动方程、输出方程；（2）将各驱动方程代入相应触发器的特性方程，得出与电路相一致的状态方程。（3）进行状态计算。把电路的输入和现态各种可能取值

15、组合代入状态方程和输出方程进行计算，得到相应的次态和输出。（4）列状态转换表。画状态图或时序图。（5）用文字描述电路的逻辑功能。同步二进制计数器（1）同步二进制加法计数器异步二进制计数器结构简单，但由于触发器的翻转逐级进行，因而计数速度较低。若使计数器状态转换时，将所有需要翻转的触发器同时翻转，则可以提高计数速度。下面以同步四位二进制加法计数器为例说明其计数原理。利用四位加法计数器的状态表（即表8.10），可以找到构成同步二进制加法计数器的方法。由表可知，最低位触发器每输入一个计数脉冲翻转一次，其它各触发器都是在其所有低位触发器输出端Q全为1时，在下一计数脉冲触发沿到来时翻转。若采用主从JK触

16、发器，则可得到四个触发器JK端的逻辑表达式为：J0=K0=1J1=K1= Q0J2=K2= Q1Q0J3=K3= Q2Q1Q0以上讨论的是四位，如果位数更多，控制进位的规律可以依次类推。第n位触发器的JK端逻辑表达式应为：Jn=Kn=Qn-1Q1Q0由此得到同步四位二进制加法计数器的一种连接方式，如图8.48所示。各触发器受同一计数脉冲CP的控制，其状态翻转与CP脉冲同步，显然它比异步计数器的计数速度高。图8.48 同步四位二进制加法计数器【任务分析】分析下图电路功能 项目实施：项目教学法40四、子任务3：同步二进制计数器设计（1）同步二进制加法计数器异步二进制计数器结构简单，但由于触发器的翻

17、转逐级进行，因而计数速度较低。若使计数器状态转换时，将所有需要翻转的触发器同时翻转，则可以提高计数速度。下面以同步四位二进制加法计数器为例说明其计数原理。利用四位加法计数器的状态表（即表8.10），可以找到构成同步二进制加法计数器的方法。由表可知，最低位触发器每输入一个计数脉冲翻转一次，其它各触发器都是在其所有低位触发器输出端Q全为1时，在下一计数脉冲触发沿到来时翻转。若采用主从JK触发器，则可得到四个触发器JK端的逻辑表达式为：J0=K0=1J1=K1= Q0J2=K2= Q1Q0J3=K3= Q2Q1Q0以上讨论的是四位，如果位数更多，控制进位的规律可以依次类推。第n位触发器的JK端逻辑表

18、达式应为：Jn=Kn=Qn-1Q1Q0由此得到同步四位二进制加法计数器的一种连接方式，如图8.48所示。各触发器受同一计数脉冲CP的控制，其状态翻转与CP脉冲同步，显然它比异步计数器的计数速度高。图8.48 同步四位二进制加法计数器（2）同步二进制减法计数器利用二进制减法计数规则，可得到构成同步二进制减法计数器的方法。由表8.11可知：实现减法计数要求最低位触发器每输入一个计数脉冲翻转一次，其它各触发器都是在其所有低位触发器输出端Q全为0时，在下一计数脉冲触发沿到来时翻转。因此，只要将图8.47所示的二进制加法计数器的输出由Q端改为端，便构成了同步四位二进制减法计数器。（3）同步二进制可逆计数

19、器 同步二进制可逆计数器是在加法计数器和减法计数器的基础上，再设置一些控制电路而组成的，它兼有加、减两种功能。二、十进制计数器二进制计数器结构简单，但是读数不方便，有些场合需要采用十进制计数器，以便译码显示输出。十进制计数器通常是在四位二进制计数器的基础上经过修改得到的。它跳过了10101111这六个状态，用四位二进制数的00001001代表十进制中的每一个数，状态表见表8.12。表8.12 十进制计数器状态表CP计数器状态Q3Q2Q1Q000000100012001030011401005010160110701118100091001100000图8.49是由四个JK触发器构成的同步十进制加法计数器的逻辑电路。工作原理请读者自行分析。图8.49异步十进制加法计数器【训练与提高】1. 用边沿D触发器设计一个8进制和5进制的加法计数器。项目实施：项目教学法5五、总结边沿触发器、时序逻辑电路分析方法、同步时序电路设计方法，同步计数器。项目总结：讲授法教研室主任签名累计课时12