华科数字逻辑实验报告.docx

1、华科数字逻辑实验报告数字逻辑实验报告姓名 : 宁金龙专业班级 :计算机 1012 班学号 :U201014585指导老师：完成时间： 2012年 4 月 8 日实验一：组合逻辑电路的设计一、实验目的:1.掌握组合逻辑电路的功能测试。2.验证半加器和全加器的逻辑功能3.学会二进制的运算规律。、实验所用组件：二输入四与门 74LS08二输入四与非门 74LS00二输入四异或门 74LS86六门反向器74LS04芯片，三输入三与非门 74L10,电线若干。三、实验内容:内容A:全加全减器实验要求:一位全加/全减法器，如图所示:揍灯SCo电路做加法还是做减法运算是由 M决定的，当M=0做加法，M=1做

2、减法。当作为全加法起时输入A.B和Cin分别为加数，被加数和低位来的进位， S和数，Co位向上位的进位。当作为全减法器时输入信号 A,B和Cin分别为被减数，减数和低位来的借位， S为差，Co为向上的借位。实验步骤：1 .根据功能写出输入/输出观察表:SB$傩制卜A*dC（低桩进）Fl（和卜Fl（逬 ffifi）0-32 |0*33 13r 1 n30-32ipQ0*2如如324，i祥oOp280-22U222haa32gE2L卜扣32扣633hg “3U3g*A如302hl-3.做出卡诺图，确定输出和激励的函数表达式:、S基BC0001 11 100001100110011101101010

3、01送殊我达式：F1-ABC0001 11 10000000010101111111100101遷输荡达式：F2= BC-B(S()AC(SA)4.根据逻辑表达式作出电路的平面图：5.检查导线以及芯片是否完好无损坏，根据平面图和逻辑表达式连接电路。实验结果：电路连接好后，经检测成功实现了一位全加 /全减法器的功能。内容B :舍入与检测电路的设计：试验要求：用所给定的集合电路组件设计一个多输出逻辑电路， 该电路的输入为8421码，F1为“四舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大宇或等于（ 5） 10时，电路的输出F仁1；其他情况F仁0。当输入代码中含1的个数为奇数时，

4、电路的输出F2=1, 其他情况F2=0。该电路的框图如下所示：AB C D（1） 按照所设计的电路图接线，注意将电路的输入端接试验台的开关， 通过拨动开关输入8421代码，电路输入按至试验台显示灯。（2） 每输入一个代码后观察显示灯，并将结果记录在输入 /输出观察表中。实验步骤1.按照所给定的实验要求填写出 F1, F2理论上的真值表。ABCDFlF20000000001010010010011000100010101100110100111111000111001102 .根据真值表给出F1和F2的卡诺图。ABCD000111100001d10110d01101dd1010dd遅葫素迖式：F

5、2-ABCD3.根据逻辑表达式画出电路的平面图:184.检查导线和芯片是否完好无损坏，根据电路图和逻辑表达式连接电路。5. 波动开关输入8421代码，观察显示灯的状况并填写出实际的 F1, F2取值表，并与理 论值相对比，确定电路连接是否正确。实验结果：电路连接完成后，经检测成功实现舍入与检测电路的功能。实验二：同步时序逻辑电路设计实验目的：掌握同步时序逻辑电路实验的设计方法， 验证所涉及的同步时序路逻辑电路， 对深对“同步”和“时序”的理解。实验器材：双D触发器组件2片，型号为74LS74 负沿双JK触发器组件2片，型号为74LS73二输入四与非门组件 2片，型号为74LS00 二输入四或非

6、门组件 1片，型号为74LS02 三输入三与非门组件 1片，型号为74LS10二输入四异或门组件 1片，型号为74LS86 六门反向器组件2片，型号为74LS04实验内容内容A:利用所给组件，设计一个同步模 4可逆计数器，框图如图所示:实验步骤i：画出该电路的状态图:2 根据状态图做出状态表Xy2y1J2K2J1Ky2y1z0000d1d0100011dd1100011d1d1001010d01d1101001d1d1111010dd1000111d0d1100110d11d0103做出卡诺图，确定逻辑表达式。0001iiio00iddii0ddJ2卡诺图J2=X y1000iiii00ddi

7、0idd0ik2卡诺图k2=x y1-y2yi000iiii00iddiiiddiJ1卡诺图J1=1-y2yi000iiii00diididiidK1卡诺图K1=1-y2yi000iiii0000i0ii000Z卡诺图逻辑表达式为:=(xy2y1)(xy2y1)4 根据逻辑表达式画出电路的平面图实验结果：经检测成功实现可逆计数器的功能。内容B：实验原理：利用所给组件按照 Mealy型和Moore型同步时序逻辑电路的设计方法设计一个“ 1001序列检测器，其框图下所示该电路的逻辑功能是，在输入端X上串行输入随即二进制代码，输入信号为电平信号。每 当输入的代码中出现“1001 ”序列时，在输出端Z

8、产生一个高电平，即Z=1,其他情况下z=o。典型输出、输入序列如下： 010*乙 0000100000001001实验步骤：1:画出状态图2:做出状态表:现态次态/输出X=0X=1AA/0B/0BC/0B/0CD/0B/0DC/0B/10AD1BC现态y2y1次态/输出X=0X=10000/001/00111/001/01110/001/01000/001/1在使用D触发器的前提下确定出激励的取值Xy2y1Y2Y1D2D1Z00000000001111100111010001000000100010101010101111101010110010104做出卡诺图求取触发器的逻辑表达式。0001

9、11100011010000D2=X（y2 y1）y2y1x000111100010011111D1=x+y2y1=x y2 y25.根据逻辑表达式画出电路的平面图7.根据逻辑电路图利用现有导线和试验台连接成所需要的电路8.确定输入开关和输出的指示灯，接通电源。9.按照状态表中的输入捉个输入到逻辑电路中进行测试10.将输出结果与状态表中的语气结果进行对比 实验结果：经检测成功实现了序列检测器的功能。实验三 异步时序逻辑电路的设计实验目的：熟悉并掌握脉冲异步时序逻辑电路的分析方法， 加深对异步时序逻辑电路的理解。 掌握点评异步时序逻辑电路实验的设计方法及如何消除灵界竞争。实验器件：双JK触发器芯

10、片二片，型号为 74LS7, 二输入四与非门芯片一片，型号为 74LS08二输入四“与非”门二片，型号为 74LS00, 六门反相器一片，型号为 7LS04 三输入三“与非”门二片，型号为 74LS10实验内容：用电瓶一步逻辑电路实现下降沿出发的 D触发器(无空翻)。典型的输入输出时间图如下：X2(CP) |X1(D) -JZ(Q)根据时间图做出流程图:二次状态激励状态Y2Y1ZX2X1=00X2X 仁01X2X 仁11X2X1=101/02/0d/d3/021/0/04/0d/d31/0d/d4/0/04d/d5/d/07/d58/1/1&1d/d6d/d5/1/17/171/1d/d&1/

11、18/15/1d/d7/1对其中各个状态进行化简。(7,8)得到最大相容类为（1,2,3）,（ 4）（ 5,6,7，8）化简流程表进行二进制编码:二次状态y激励状态Y/输出Z00 01 11 10A(A)/0(A) /0B/0(A) /0Bd/dc/d(B) /0D/dC? /1? /1? /1D/1DA/1d/dc/1(D) /1根据相邻关系做出状态图对其进行编码:y1o1oAC1BD化简后的流程表如下图二次状态y2y1激励状态Y/输出Z00 01 11 1000(00)/0(00)/001/0(00)/001d/d11/d(01)/010/d11(11)/1(11)/1(11)/110/1

12、1000/1d/d11/1(11)/1通过卡诺图确定出激励状态和输出的逻辑表达式:x2x100011110000d1001011d110011100111得到 Y2=(X2y1)(XTy1)(x2y2)x2x100011110000d1001011d111111100000Y 1=(x2y1)(x2x1)x2x100011110000d11010d1d110011100d11Z=y2最后，根据所确定的激励和输出的逻辑表达式做出平面的电路图。实验结果：经检测成功实现了下降沿触发的 D触发器。实验体会：连接电路时，由于对芯片的内部组成结构不够了解， 以致连接速度较慢，并且容易连错。按照平面电路图进

13、行连接时， 要有条理，按一定次序连接，最好在电路图上标好各连接点的位置，以便理清线路与电路图的对应顺序，方便出错后对电路图进行查错。适当的变换逻辑表达式，所得的电路图可能会更容易连接成功，我所在的一组做实验时 就曾出现过因为逻辑表达式过于复杂而导致连线时屡屡出错， 对逻辑表达式适当变换后才连接成功的情况，所以在进行数字逻辑实验时一定要注重自己的逻辑表达式。在第二次实验中我们组因为对实验要求理解有误而导致电路连好后总是得不到正确的输 出结果，反复检测电路连接问题， 反而浪费了大量时间， 最后才发现是自己的逻辑表达式错 了，经修改后才得出正确的结果。经过这次教训我了解到在实验前必须先把握好题目要求再 开始进行设计，不然只会白白浪费时间。数字逻辑实验给我最大的感受就是要认真细心，如果不能做到这一点，很可能连线时就 会搞的一塌糊涂，密密麻麻的接线连花了眼。 所以一定要细心认真，有条理、有次序地进行连接，方能成功实现自己的逻辑表达式。