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1、电子产品设计报告南京信息职业技术学院电子产品设计报告作者 * 学号 * 系部 电子信息学院 专业 电子信息工程技术 题目 数字频率合成器的设计 指导教师 完成时间： 2013 年 6月 25日 电子产品设计报告摘要题目:数字频率合成器的设计摘要：在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。测量频率的方法有多种，其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。电子计数器测频有两种方式：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测

2、频法。如周期测频法。直接测频法适用于高频信号的频率测量，间接测频法适用于低频信号的频率测量。本文阐述了基于VHDL语言设计了一个简单的数字频率计的过程关键词：频率合成器 锁相式频率合成器 振荡器 分频引言随着电子技术的发展，当前数字系统的设计正朝着速度快、容量大、体积小、重量轻的方向发展。推动该潮流迅猛发展的引擎就是日趋进步和完善的设计技术。目前数字频率计的设计可以直接面向用户需求，根据系统的行为和功能要求，自上至下的逐层完成相应的描述、综合、优化、仿真与验证，直到生成器件。上述设计过程除了系统行为和功能描述以外，其余所有的设计过程几乎都可以用计算机来自动地完成，也就是说做到了电子设计自动化（

3、EDA）。这样做可以大大地缩短系统的设计周期，以适应当今品种多、批量小的电子市场的需求，提高产品的竞争能力。 电子设计自动化（EDA）的关键技术之一是要求用形式化方法来描述数字系统的硬件电路，即要用所谓硬件描述语言来描述硬件电路。所以硬件描述语言及相关的仿真、综合等技术的研究是当今电子设计自动化领域的一个重要课题。 硬件描述语言的发展至今已有几十年的历史，并已成功地应用到系统的仿真、验证和设计综合等方面。到本世纪80年代后期，已出现了上百种的硬件描述语言，它们对设计自动化起到了促进和推动作用。但是，它们大多各自针对特定设计领域，没有统一的标准，从而使一般用户难以使用。广大用户所期盼的是一种面向

4、设计的多层次、多领域且得到一致认同的标准的硬件描述语言。80年代后期由美国国防部开发的VHDL语言（VHSIC Hardware Description Language）恰好满足了上述这样的要求，并在1987年12月由IEEE标准化（定为 IEEE std 1076-1987标准，1993年进一步修订，被定为ANSI/IEEE std 1076-1993标准）。它的出现为电子设计自动化（EDA）的普及和推广奠定了坚实的基础。据1991年有关统计表明，VHDL语言业已被广大设计者所接受。另外，众多的CAD厂商也纷纷使自己新开发的电子设计软件与VHDL语言兼容。由此可见，使用VHDL语言来设计数

5、字系统是电子设计技术的大势所趋。1. 数字频率合成器的设计1.1数字频率合成技术简介随着通信、数字电视、卫星定位、航空航天和遥控遥测技术的不断发展, 对频率源的频率稳定度、频谱纯度、频率范围和输出频率个数的要求越来越高。频率合成的方法主要有三种：直接合成模拟式频率合成、直接数字频率合成和锁相频率合成。 通过对频率进行加、减、乘、除运算, 可从一个高稳定度和高准确度的标准频率源, 产生大量的具有同一稳定度和准确度的不同频率。频率合成器的技术复杂度很高, 经过了直接合成模拟式频率综合器、锁相式频率综合器、直接数字式频率综合器（DDS）三个发展阶段。 直接合成模拟式频率合成器是通过倍频器、分频器、混

6、频器, 对频率进行加、减、乘、除运算, 得到各种所需频率。直接合成法的优点是频率转换时间短,并能产生任意小的频率增量。但用这种方法合成的频率范围将受到限制。更重要的是, 直接合成模拟式频率合成器不能实现单片集成, 而且输出端的谐波、噪声及寄生频率难以抑制。因此, 直接合成模拟式频率综合器已逐渐被锁相式频率综合器、直接数字式频率综合器取代。 使用PLL技术实现的锁相式频率合成器在性能上较之RC、LC振荡源有很大提高, 但外围电路仍然较复杂, 且容易受外界干扰, 分辨率难以提高,其它指标也不理想。DDS技术是从相位概念出发直接合成所需波形的一种新的频率合成技术, 具有频率分辨率高、频率变换速度快、

7、相位可连续线性变化等优点, 在基于数字信号处理的现代通信频率控制中已被广泛采用。1.2数字频率合成技术发展概况1971年，美国学者提出了以全数字技术，从相位概念出发直接合成所需波形的一种新的频率合成原理，称之为直接数字频率合成器(DDS)。这是频率合成技术的一次重大革命，但限于当时微电子技术和数字信号处理技术的限制，DDS并没有得到足够的重视。随着现代超大规模集成电路集成工艺的高速发展，使得数字频率合成技术得到了质的飞跃，它在相对带宽、频率转换时间、相位连续性、正交输出、高分辨率以及集成化等一系列性能指标方面，已远远超过了传统频率合成技术所能达到的水平。但是由于DDS数字化实现的固有特点，决定

8、了其输出频谱杂散较大，从20世纪80年代末开始通过深入的研究认识了DDS杂散成因及其分布规律后，对DDS相位累加器进行了改进，ROM数据进行了压缩，使用了抖动注入技术，以及对DDS工艺结构和系统结构进行了改进。但工艺的完善并没有彻底解决DDS中DAC的瞬态毛刺和非线性这些固有缺陷，而这些问题还会随着温度变化和电路工艺引入的数字噪声等发生随机变化，它们所带来的输出信号频谱质量劣化很难改善。近几年来，随着DDS技术的不断完善和发展，其输出频率、杂散、相位噪声、功耗、集成化等各项性能指标较早期产品已有大大提高，出现了一系列的优1.3频率合成器的设计任务利用锁相环和中小规模集成电路设计并制作一个数字频

9、率合成器，设计要求如下：1)设计指标：（1）要求频率合成器输出的频率范围 ；（2）频率间隔为；（3）基准频率采用晶体振荡频率，要求用数字电路设计，频率稳定度应优于；（4）数字显示输出频率；（5）频率调节采用计数方式，电路设计中要求有消抖动设计。2)设计要求：（1）要求设计出数字锁相式频率合成器的电路。 （2）数字锁相式频率合成器的各部分参数计算和器件选择。（3）数字锁相式频率合成器的仿真与调试。3)制作要求： 自行装配和调试，并能发现问题解决问题。测试主要参数：包括晶体振荡器输出频率；1/M分频器输出频率；1/N可编程分频器的测试；锁相环的捕捉带和同步带测试2 数字频率合成器的组成2.1 直接

10、式频率合成器典型的直接式频率合成器组成框图如图4-1所示。它由参考振荡器、参考分频器、鉴相器（PD）、环路滤波器（LF）、压控振荡器（VCO）和可编程分频器等部分组成。2.2 吞脉冲式频率合成器吞脉冲式频率合成器也称变模分频频率合成器。在直接式频率合成器中，VCO的输出频率是直接加在可编程分频器上的。目前可编程分频器还不能工作到很高的频率，这就限制了这种合成器的应用。加前置分频器后固然能提高合成器的工作频率，但这是以降低频率分辨力为代价的。若以减小参考频率 的办法来维持原来的频率分辨力，这又将造成转换时间的加长。最好的办法在不改变频率分辨力的同时提高合成器输出频率的有效方法之一是采用变模分频器

11、，也称吞脉冲技术。它的工作速度虽不如固定模数的前置分频器那么快，但比可编程分频器要快得多。吞脉冲式频率合成器组成框图如图4-2所示。3 锁相环路的工作原理锁相环（PLL）是一个相位误差控制系统，利用反馈控制原理实现频率及相位的同步技术。锁相环通过比较输入信号和压控振荡器输出频率之间的相位差，产生误差控制电压来调整压控振荡器的频率，以达到与输入信号同频。3.1 锁相环路的组成锁相环路的基本组成框图如图4-3所示。它由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。其中，PD和LF构成反馈控制器，而VCO就是它的控制对象。31.1 鉴相器（PD）鉴相器的组成框图如图4-4所示，

12、它是一个相位比较装置。它把输入信号和压控振荡器的输出信号的相位进行比较，产生对应于两信号相位差的误差电压。3.1.2 压控振荡器（VCO）压控振荡器是振荡频率 受控制电压 控制的振荡器。实际上是一种电压-频率变换器。可以通过改变控制电压 来改变压控振荡器的频率。压控振荡器频率 随控制电压 变化的曲线称为压控特性曲线。压控特性曲线一般为非线性，如图4-9所示。3.2 锁相环路的基本特性（1）捕捉与锁定特性 若锁相环路原本处于失锁状态，由于环路的调节作用，最终进入锁定状态，这一过程，称环路捕捉过程。在没有干扰的情况下，环路一经锁定，其输出信号频率等于输入信号频率。（2）自动跟踪特性若环路原本处于锁

13、定状态，由于温度或电源电压的变化，使VCO输出频率变化，或者输入信号频率变化，通过环路自动相位控制作用，使VCO相位（频率）不断跟踪输入信号的相位（频率），这个过程称跟踪过程，或同步过程。（3）锁相环路的捕捉带与同步带环路能捕捉的最大起始频差范围称捕捉带或捕捉范围，记作fP。环路所能跟踪的最大频率范围称同步带，记作fH。当f0fP时，环路将不能锁定。当f0fH时，环路将不能跟踪。一般有fHfP。 4 常用集成锁相环路CD4046简介CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V18V），输入阻抗高(约100M)，动态功耗小，在中心频率f0为10kHz下功耗仅为600

14、W，属微功耗器件。CD4046是带有RC型VCO的锁相环路，属于低频锁相环路。采用 16 脚双列直插式，图4-11为CD4046的内部功能框图和构成锁相频率合成器时的外围元件连接图。从图中可以看出，CD4046主要由相位比较、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。芯片内含有一个低功耗、高线性VCO，两个工作方式不同的鉴相器PDI和PDII，A1为PDI和PDII的公用输入基准信号放大器，源跟随器A2与VCO输入端相连是专门作FM解调输出之用的，此外还有一个6V左右的齐纳稳压管。CD4046的内部功能框图各引脚功能如下：1脚相位输出端，环路入锁时为高电平，环路失锁时为低

15、电平。2脚相位比较器的输出端。3脚比较信号输入端。4脚压控振荡器输出端。5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。6、7脚外接振荡电容。8、16脚电源的负端和正端。9脚压控振荡器的控制端。10脚解调输出端，用于FM解调。11、12脚外接振荡电阻。13脚相位比较器的输出端。14脚信号输入端。15脚内部独立的齐纳稳压管负极。4.1 鉴相器PDI和PDIICD4046芯片内的鉴相器PDI是一个数字逻辑异或门，由于CMOS门输出电平在0VDD之间变化。所以只要用简单的积分电路就可以取出平均电平，因而使锁项环路的捕捉范围加大。该鉴相器主要应用在调频波的解调电路中。PDII是一个由边沿控制的数

16、字比相器和互补CMOS输出结构组成的三态输出式鉴相器。由于数字比相器仅在ui和uv的上跳边沿起作用，因而该鉴相器能接收任意占空比的输入脉冲，即非常窄的脉冲。PDII的工作过程可用图4-12所示波形图来表示。14脚ui信号出现上跳变时，13脚也上跳输出高电平，3脚uv信号出现上跳变时，13脚下跳输出低电平；ui、uv同时触发时，13脚呈现高阻状态。因此，PDII可以使uv和ui严格同步，它常被应用在锁相频率合成器中。采用PDII的锁项环其锁定范围等于捕捉范围，与环路滤波器关系不大。4.2 压控振荡器VCOCD4046内部的VCO是一个电流控制型振荡器，其振荡频率与控制电压Ud之间的关系可以用下式

17、表示： 式中VGS为耗尽型NMOS三极管的源栅间导通压降，约0.5左右，VDS为耗尽型PMOS管的漏源饱和压降，约为1V左右。式中的第二项为常数项，也就是VCO的最低振荡频率fomin。当R4的增大到12脚开路时，fomin减小至零。式中第一项为Ud的函数，当R310k时。f0与Ud基本呈直线性关系。5 各单元电路的工作原理5.1 参考振荡器的工作原理参考振荡器可采用门电路（74LS系列或CD系列）与标称石英晶体构成振荡器。石英晶体振振器的电路符号、等效电路、电抗曲线如图4-14所示。从石英晶体谐振器的电抗特性可以看出，在串、并联谐振频率之间很狭窄的工作频带内，它呈电感性。因而石英振荡器可以工

18、作于感性区，也可以工作于串联谐振频率上，但不能使用容性区。 根据晶体在振荡电路中的不同作用，振荡电路可分为两类：一类是石英晶体在电路中作为等效电感元件使用，这类振荡器称为并联型晶体振荡器；另一类是把石英晶体作为串联谐振元件使用，使它工作于串联谐振频率上，称为串联型晶体振荡器。6.2 参考分频器的工作原理 1、二-五-十进制计数器74390逻辑符合和逻辑功能图4-17中的计数器为二五十进制异步计数器，在一片74LS390集成芯片中封装了2个二五十进制的异步计数器。所谓二五十进制异步计数器是由一个二进制计数器和一个五进制计数器组合而成的，每个二五十进制分别有各自的清零端CLR。如需实现十进制计数器

19、功能应将Q0与CP1相连或将Q3与CP0相连。这两种连接方式是构成的十进制计数器计数的结果相同，但其编码结果不同，如图4-18。2、由两片74390计数器构成4000分频器电路，产生1KHz基准参考信号。 电路接线图如图4-19所示。图中输入信号为4MHz方波信号，输出为1KHz方波信号。6.3 可变分频器和分频比控制器的工作原理可逆计数器CD4510CD4510是4位加/减法的十进制计数器，计数器的方向由控制输入端U/D控制。当U/D为高电平时，则为加法计数器，当U/D为低电平时，则为减法计数器。6.4 消抖动电路的工作原理基本RS触发器虽然电路简单，但具有广泛的用途。图4-24（a）是在时

20、序电路中广泛应用的消抖动开关电路的原理电路。6.5 数码显示电路的工作原理数码显示电路如下图所示。由共阴极七段数码器LC5011和显示译码器CD4511构成。7 数字频率合成器的设计与实现7.1频率合成器的框图设计根据课题给定的设计指标要求，确定系统设计框图。由于系统工作频率较低，因此可以选择直接式频率合成方案。根据系统指标要求，选择数字频率合成器系统设计框图如下图所示。根据系统框图，确定各个单元电路的结构，并进行元器件选择和参数计算。1）集成锁相环路PLL及外接振荡元器件根据设计指标要求，集成锁相环路可选为CD4046，它包含PD和VCO，最高工作频率为1.4MHz，满足设计要求。CD404

21、6的内部组成框图及外接元件电路如图4-11所示。作为频率合成器时，3、4端之间应插入可变分频器N。根据设计要求，有fomax=99kHz，fomin=1kHz。CD4046内部的VCO是一个电流控制型振荡器，查资料，其振荡频率与控制电压Ud的关系式中VGS为耗尽型NMOS三极管的源栅间导通压降，约0.5V左右，VDS为耗尽型PMOS管的漏源饱和压降，约为1V左右。式中的第二项为常数项，也就是VCO的最低振荡频率fomin。取电源电压VDD=5V。取Ct=100pF，如f=1KHz，则R4=3.3M，但VCO频率范围应小于1KHz，取R4=22M。 当Ud =VDD时，VCO维持在最高振荡频率f

22、omax因此可得：2）参考频率和环路滤波器设环路滤波器的上限截止频率为fH，从滤波的角度考虑，应有fR =(510) fH。若选简单RC低通滤波器，则有：取fR=1103=10 fH=10/(2RC)，则RC=1/(200 )1.6（ms）。若取C=0.033 F，则R48.48（k ）。最终取R1=51k 。这里选RC比例积分滤波器作环路滤波器，R2 R1，则取C=0.033 F，R1=51k ，R2=5.1k 。3）参考振荡器振荡器电路选用晶体振荡电路，不使电路具有更高的Q值，以提高频率的稳定性。又由于CMOS电路输入阻抗极高，选用CMOS与非门构成参考振荡器。为适应低电压工作条件，采用7

23、4HC系列。电路如下所示。Rf为反馈电阻，它的作用是保证在静态时，非门U1能工作在其电压传输特性的转折区线性放大区，构成使反相器成为具有很强放大能力的放大电路，Rf常取10-100 M ，较高的反馈电阻有处于提高振荡频率的稳定性，选Rf=22M 。晶体、C1、C2构成型选频反馈网络，电路只能在晶体谐振频率处产生振荡，反馈系数由C1、C2之比决定。根据晶体外接电容的要求，可选C1=C2=24pF。晶体XTAL的频率选4.096MHz（该频率点附近的频率稳定度较高）。即 U1与Rf 、晶体、C1、C2构成电容三点式振荡电路，产生一个近似正弦波的波形。U2是整形缓冲用反相器，经U2整形后，输出变为矩

24、形波，同时U2可以隔离负载对振荡电路的影响。4）参考分频器现在要将4MHz的参考振荡频率分频为1kHz，因此分频比R=4000（=1010104），即用3个十进制计数器和1个四进制计数器级联来实现。通常实现分频器的电路是计数器电路，因此可以选74LS390为参考分频器。5）可变分频器由于最大可变分频比N=99，且输出方式为十进制方式，因此，可变分频器N应选初始值可预置的十进制计数器。需要两级这样的计数器可选2片CD4510作为可变分频器。CD4510是初始值可预置BCD码加减法计数器，要实现f从1-99KHz，分频比N为1-99，采用预置端和清零端来做N进制计数器。预置数就采用分频比控制计数器

25、个位和十位输出的数据。如果采用加法，如预置数为6099复位置数，这时N=99-60+1=40进制，不符合设计要求，显示频率就与锁相环路实际输出的信号频率不同。由于初始值输入端数据同时也作为VCO输出结果译码显示的输入数据，考虑到二者的一致性，计数器应选减法计数器。这样数码管显示的值就是输出信号的频率。6）分频比控制计数器及消抖动电路分频比控制计数器是用来产生可变分频器所需要的分频比N。选用1片74L390（含两级十进制计数器）构成频率调节电路，另用一开关电路来控制计数脉冲的通断。另外，通常使用的开关是由机械触点实现开关的闭合和断开，由于机械触点存在弹性，闭合后会产生反弹，为了得到稳定的信号，增

26、加消抖动电路。消抖动电路可以用RS触发器或者门电路（如74LS00）构成。7）显示译码器和数码显示器显示电路用来显示输出频率数值，由于fi=1KHz，N分频后fo=Nfi=N（KHz），因此分频比N即为此数值（单位：kHz），故可将可变分频器初始值数据作为译码器输入数据。分频比控制计数器个位和十位输出的数据同时也是译码器的输入数据。显示器件可以选用LED共阴极数码管，显示译码器选用CD4511与之配合。8.电路的调试8.1 调试仪器三路直流稳压电源(SG1732SC2A)、多功能计数器（NFC-1000C-1）、数字示波器、万用表。8.2 电子产品调试步骤（1）调试人员的要求。（2）环境的要求

27、。（3）仪器仪表的放置和使用。（4）技术文件和工装准备。（5）被测件的准备。（6）通电调试要求。结论本次课程设计所设计的是一款锁相频率合成器，其最关键的部分应该锁相环部分，最关键的技术当然是锁相技术，锁相环里面最关键的环路滤波器。通过本次课程设计掌握了锁相环频率合成器的基本原理，通过分析了集成锁相环芯片HC4046的工作特性，并从集成锁相环芯片HC4046的一个应用实例得到很多知识。实现过程是：晶体振荡器产生一个固定频率2M，经2分频作为锁相环的一个输入信号1MHZ，由74LS161实现1到10分频作为另一个输入信号。锁相环在工作时其锁定时间小于2 ms。输出150MHz-175MHz,且频率

28、间隔为5kHz。其中1到10分频是通过计数器74LS161而获得，变换的时候可以通过拨动拨码器来达到自己想要的分频率。通过本次设计使我对频率合成器有了更深刻的了解，同时也积累了很多有关电子设计方面的知识，为以后的设计和工作打下了坚实的基础。参考文献1 樊昌信等通信原理M北京：国防工业出版社，20012 王卫东.模拟电子电路基础.西安：西安电子科技大学出版社，2003.3 阳昌汉高频电子线路M哈尔滨：哈尔滨工程大学出版社，20014 张冠百锁相与频率合成技术M北京：电子工业出版社，19955 刘顺英等锁相环原理、设计及其应用M北京：人民邮电出版社，19836 杨翠娥高频电子线路实验与课程设计M哈尔滨：哈尔滨工程大学出版社，2001