EDK的定制IP设计.docx

1、EDK的定制IP设计基于EDK的定制IP设计-基于PLB总线定制IP 在XPS中，不仅仅可以加载已经存在的IP Core，同样可以自己建立自己的IP Core。XPS也提供了创建和导入外围设备向导（Create And Import Peripheral，CIP）可以协助用户完成是定制性IP Core的创建以及导入。使用CIP来简化用户定制外围设备的创建过程如下：一、确定设备类型自定义设备必须和CoreConnect兼容。CIP利用预定义的IPIF库，可以创建和CoreConnect兼容的4种类型的外围设备：OPB从属外围设备、OPB主从结合的外围设备、PLB从属外围设备和PLB主从设备结合的

2、外围设备。二、创建定制IP Core1、 创进入定制IP的创建与输入外设向导选择菜单中的“Hardware”选项中的“Create or Import Peripheral”选项来进入与输入设备（CIP）向导：直接点击“Next”进入Peripheral Flow（设计流程）界面在“Select Flow”选项中含有两个选项：1）、Create templates for a new peripheral （新建一个外设）2）、Import existing peripheral （添加已经存在的外设）用于加载建立好的定制IP Core这里我们选择Create templates for a

3、new peripheral来建立一个新的外设。在Flow description选项中，有关于此选项的一些描述以及Options选项 Options选项是加载已经存在的设置，适用于大批量加载，在这里不使用此选项。2、 选择定制外设的存储位置 点击“Next”选项进入Repository or Project（工程存储）界面此界面含有两个界面：1）、To an EDK user repository （Any directory outside of your EDK installation path）2)、To an XPS project 选择“To an EDK user reposi

4、tory”，可以将工程存放到EDK安装路径外的任何目录；选择“To an XPS project”选项时，是将其添加到XPS工程中。系统默认的选项为“To an XPS project”，在此我们采用系统默认。3、 定义定制IP的名字和版本 本例中的IP名为“led”，版本号是1.00.a。 这里的IP Core名称需要使用小写，下面与相应的版本号设定，可以自己去设定。（规范的版本管理是一个设计者的良好习惯！）4、 选择定制IP所连接的总线 点击“Next”选项，进入Bus inerface（总线设置界面）界面 此界面含有五种总线模式：1）、AXI4-Lite：Sipler,non-burst

5、 control register styleinterface2)、AXI4：Burst Capable，high-throughput memory mapped mapped interface3)、AXI4-Stream：Burst capable，high-throughout streaming interface4)、Processor Local Bus（PLB v4.6）5)、Faost Simplex Link（FSL）前三种总线适用于AXI4总线模式，在此不需要。选取总线模式时，需要根据设备的速度以及设计人员的熟悉程度来决定，因为IP的功能就是实现相应总线时序到用户设备时

6、序的转化。在这里我们选用PLB总线模式。5、 IPIF服务 点击“Next”选项，进入到IPIF（IP Interface）Services（IPIF 服务）界面。此界面含有两种设计模式： 1）、Slave service and configuration（从设备支持） 2)、Master sevice and configurrtion （主设备支持）其中Slave service and configuration(从设备支持)中含有六种用于设置需求的总线特性，有需求，可以选取相关的选项。6、 选择从设备支持 点击“Next”选项，进入到“Slave Interface”界面7、 软件寄

7、存器设置 点击“Next”进入“User SW Register”界面 Number of software accessible register 软件寄存器个数，在这里采用了32个。8、 选择寄存器和IP互联（IPIC） 点击“Next”进入“IP Interconnect（IPIC）”界面。 此界面拥有可选择的IPIF模块和用户逻辑之间的接口信号，应用这些链接可以从硬件外设的寄存器输入输出数据。XPS会默选择一些信号线，是IPIC所需求的，不能取消；其余的信号线可以根据需求来添加。当选去某一信号时，在右窗口会有相关功能的描述。在本例中采用默认设置。9、 选择定制IP的仿真支持 点击“Ne

8、xt”选项，进行下一设置。 此界面中含有IP仿真支持选项，在此不需要，因此没有选取。10、模板语言选择点击“Next”选项，进行下一设置（模板语言界面）。此界面含有三个选项：1）、Generate stubuser_logictemplate in Verilog instead of VHDL：选择Verilog为模板中用户逻辑设计语言。2）、Generate ISE and XST projcet files to help you template the peripheral using XST flow：选择生成ISE工程文件，帮助用户在ISE环境下完成用户逻辑设计，默认这一选项是选

9、中的。 3）、Generate template driver files to help you inplement software interface：选择生成软件驱动模板，帮助用户生成必要的驱动软件。本例中只选取了第一项。11、完成定制IP的生成 点击“Next”选项，进入到最后的确认界面。此界面，汇总了定制IP Core的相关的设置，可以浏览一下，然后点击“Finish”选项完成定制IP的相关设置和生成。12、添加*_top.v文件完成定制IP Core的生成以及设置后，并不表示此IP是可以使用的，还需要修改以下的相关文件。打开工程文件中的“pcores”目录，进入“*_v1_00_

10、a” 目录，打开“hdl”目录下的“verilog”目录，添加需要的相关“*.v”文件。13、实现定制IP Core的用户逻辑部分 在XPS中选择：“Flie”“Open”在弹出的对话框中打开“pocoreled_v1_00_ahdlveriloguser_logic.v”如下：14、修改user_logic.v文件1）、在user_logic.v中添加用户逻辑的端口。在user_logic.v端口声明语句中，注释语句“ / - ADD USER PORTS ABOVE THIS LINE - / - DO NOT EDIT BELOW THIS LINE -”之间为用户总线端口添加区域，将需

11、要的用户端口添加进去，其他的不用去修改。2）、添加端口方向以及位宽声明：3）、添加内部端口或者寄存器声明：4）、调用用户添加的模块以及相关的映射控制：15、修改*.vhd文件 1）、 打开“pocoreled_v1_00_ahdlvhdl led.vhd”然后在 “- ADD USER PORTS ABOVE THIS LINE - - DO NOT EDIT BELOW THIS LINE -“之间添加用户端声明。2）、添加例化user_logic模块端口声明：3）、添加user_logic端口映射：16、修改led_v2_1_0.pao文件 1）、打开“pocoreled_v1_00_ad

12、ataled_v2_1_0.pao” 2）、添加“#user lib led_v1_00_a led_top verilog”17、修改*_v2_1_0.mpd文件1）、打开“pocoreled_v1_00_adataled_v2_1_0.mpd”2）、添加“#External PORT PORT led =, DIR = O,VEC = 2:0”在完成以上步骤后，在XPS主界面的IP Catalog工程界面的“Project Local PCore”选项前面有一个“+”号，打开后会有“USER”选项，继续打开，可以看到添加的定制IP Core“LED”。说明已经将定制IP CORE 添加到X

13、PS工程中了。可以像添加XPS提供的IP Core一样使用。三、添加定制IP Core到XPS工程1、添加定制IP选中XPS界面的“IP CatalogProject Local Pcore USER LED”IP Core，单击鼠标右键“add IP”：弹出的对话框：点击“Yes”；可以设定一些相关的数值以及地址，在此选择默认，点击“ok”。在XPS界面的“system assenbly view”窗口可以看到新添加的“led_0”的定制IP Core。2、修改Bus打开led_0前面的“+”号，在SPLB所对应的“Bus Name”选项中的下拉菜单中选择“mb_plb”。3、更改Ports

14、然后切换到“Ports”界面：打开led_0前面的“+”号，点击“led”所对应的“Connected Prot Direction”选项的下拉菜单，选中“External Port” 如果“led_0”前面没有“+”号，请在IP Catalog界面中点击，刷新！4、修改Addersses然后切换到“Addersses”界面：打开Unmapped Addersses前面的“+”号，点击“led_0”所对应的“Size”选项的下拉菜单，选中“64K” （这个可以任意，按照 需求来选）5、修改*.mhs然后切换到“project”界面：打开“MHS File：led.mhs”：如图片的右半部分显示

15、。“PORT led_0_led_pin = led_0_led, DIR = O, VEC = 2:0 ”6、ucf约束在“project”界面：打开“UCF File:dataled.ucf”：添加：“Net led_0_led_pin =; Net led_0_led_pin =; Net led_0_led_pin =;”然后将硬件的映射添加上去就可以了。四、最后：点击XPS界面左侧的Netlist或者BitStream或者Export Design， 依次生成Netlist 、生成BitStream，Export Design（也可直接点击Export Design，系统会自动依次执行）