FPGA开发板硬件设计方案070516.docx

1、FPGA开发板硬件设计方案070516 协同集团北京研发中心文档基本信息文档级别总页数13文档名称FPGA开发板硬件设计方案编制人宋波所在部门硬件开发审核人曹占生编制日期2007-6-8FPGA开发板硬件设计方案引言在FPGA选型报告中，我们阐明了产品用途和设计目标，列出了具体的规格需求并最终选定了Altera stratixII EP2S180F-1020作为FPGA器件，本文将详细说明FPGA整体设计方案。一、 器件布局1、 器件总体布局图2、 器件总体布局考虑因素 实用性：将各种应用接口布置在板边方便使用，包括高速A/D D/A的SMA端子、音频A/D D/A的RCA端子、摄像头Conn

2、ector、LCD Connector、键盘接口、RJ-45接口、RS-232接口、USB2.0 OTG接口、CF Card(可选)、SD Card、Power supply端子、扩展口；PCI-e和DDR存储器接口可放置于板内。 电磁兼容：将电源集中放置在右上角区域，做好接地和滤波设计；将高速A/D、D/A器件集中放置在左侧，尽量缩短信号线的走线距离并避免交叉线。 产品升级：将FPGA开发板分为了基板和核心板两个部分，上图红色框区域为基板，绿色框区域为核心板，板间用高速Connector连接，向后开发只需重新设计核心板，可节省大量开发时间和费用。二、 功能说明 1、 FPGA 742 I/O

3、 Pin 外接2* 64MB DDR SDRAM，可选MICRON、INFINEON和SAMSUNG任一家产品，另外在基板上再扩展一接口以满足更大容量需求 外接128MB FLASH 外接256KB*16 SRAM 155.52 MHz /100 MHz /33.3 MHz /25MHz时钟源 数字程控逻辑芯片 外接12V风扇降温 主要器件：FPGA EP2S180128Mb FLASH AM29LV128MH113REI256K*16 SRAM IDT71V416510PH64MB DDR SDRAM MT46LC16M16A2数字程控逻辑芯片EPM1270F256C32、 电源电源为模拟和

4、数字器件提供稳定可靠的直流电压，设计核心要素包括： DC 16V/3.75A输入端子，Fuse保护 电源输入端使用共模抑制电感 ESD二极管保护、反向电压保护和滤波钽电解电容 LED指示灯 选用高效率大电流容量的开关稳压管提供5V、3.3V、1.8V、1.2V 选用大电流容量1.5A的LDO提供2.8V DC/DC提供12V/0.5A风扇电源 DC/DC提供-5V运放电源 使用专用电源电感支持大电流容量 电源PCB Layout注意点（参考下文说明），还要参考各芯片Datasheet中关于Layout的说明事项 主要器件：开关稳压管LM2678 LTC3728 LTC17781.8V LDO

5、LT196312V DC/DC LTC1872-5V DC/DC LTC3704电源电感TOKO 919AS系列电解电容180UF100UF10UF56UF等三极管和场效应管 ESD二极管、保险管、Zenar二极管、肖特基二极管、LED 直流风扇12V/0.2A3、 高速A/D 高速A/D用于数字通信接收机IF采样功能，将模拟信号转化为数字信号供给FPGA做处理，设计核心要素包括： 四路125Msps，12bit高速A/D，推荐使用AD9233BCPZ-125 输入电压：1.8V(模拟)，3.3V(数字)，其中1.8V耗电220mA，四路要880mA，要使用大电流容量稳压管供电，因为是高速芯片

6、，每个供电管脚接0.1uF去耦电容 RF/IF输入，经Transformer转换为两路信号，2Vp-p输入，Transformer后端RC网络要根据输入信号的频率而变换 Freqency range(MHz)RC(pF)07033157020033520030015530015NC 125MHz有源晶振时钟，经Transformer转换为差分信号CLK+/CLK-，一个晶振可负载两个A/D芯片 利用肖特基二极管对输入的模拟和时钟信号电平进行钳制 I2C控制指令(SCLK/SDIO) A/D Data输出经Buffer进入FPGA，前后加20100欧姆电阻有助于减少overshooting和ri

7、nging 主要器件：A/D Converter AD9233BCPZ-125 125MHz Crystal CB3LV-3C Transformer ADT1-1WT/ETC1-1-13 Buffer 74VCX162244 Schottky Diode HSMS28124、 高速D/A高速D/A用于数字宽带通信，将数字信号转化为模拟信号供给下一级做处理，设计核心要素包括： 四路125Msps，12bit高速D/A，推荐使用AD9752 输入电压：5V(模拟数字)，0.1uF去耦、1uF滤波电容 125MHz有源晶振时钟，单端输入，一个晶振可负载两个D/A芯片 模拟差分信号输出，电阻网络调整

8、输出共模电压 数字信号输入端接上拉和下拉电阻（可选） 主要器件：D/A Converter AD9752 125MHz Crystal CB3LV-3C Transformer ADT1-1WT5、 Audio A/DAudio A/D用于数字音频接收机采样功能，将模拟信号转化为数字信号供给FPGA做处理，设计核心要素包括： 两路Stereo，16bit Audio D/A，推荐使用AD1877 输入电压：5V(模拟数字)，0.1uF、10nF去耦、1uF滤波电容 12.288MHz有源晶振时钟，单端输入，一个晶振可负载两个A/D芯片 左右两声道模拟输入 TTL串行数据输出 主要器件：Audi

9、o A/D Converter AD187712.288MHz Crystal 6、 Audio D/A Audio D/A用于将数字音频信号转化为模拟信号，设计核心要素包括： 两路Stereo，24bit Audio A/D，推荐使用AD1853 输入电压：5V(模拟数字)，0.1uF滤波电容 12.288MHz有源晶振时钟，单端输入，一个晶振可负载两个A/D芯片 左右两声道模拟差分输出 运放和低通滤波，采用5V供电，如果声音效果不佳，还可采用外接直流电源15V供电 喇叭和耳机两种音频输出方式 主要器件：Audio D/A Converter AD185312.288MHz CrystalO

10、P275运放器LA4525喇叭功放LA4536A耳机功放三、 接口说明1、 RS-232 两路RS-232 Transceiver，9Pin标准RS-232接口，接口定义为DCDRXDTXDDTRGNDDSRRTSCTSRI 一路选用MAX3380，2TX/2RX普通Transceiver，传输速率460kbps，连接RXDCTSTXDRTSGND 一路选用MAX3245，3TX/5RX高速Transceiver，传输速率1Mbps，全部连接2、 RJ-45 一路以太网控制器，ISA BUS接口，推荐使用CS8900A 输入电压：3.3V(模拟数字)，0.1uF去耦电容 20MHz无源晶振时钟

11、，双端输入 TX/RX差分信号输出 双向buffer 主要器件：以太网控制器CS8900A Buffer 74VCX16324520MHz Crystal NVRAM AT93C46A内部集成XFMR的RJ-45接口 3、 USB 2.0 OTG 两路高速(全速)USB 2.0 OTG Transceiver，推荐使用ISP1504A 输入电压：5V3.3V2.8V1.8V，0.1uF滤波电容，利用电源分配开关提供5V电压给USB接口 19.2MHz无源晶振时钟，双端输入 一路标准USB接口，接口定义为5VD-D+GND 一路Mini USB接口，接口定义为5VD-D+IDGND，ID连接Tr

12、ansceiver ID引脚，标准USB接口没有该功能，Transceiver ID引脚经1K电阻接地 主要器件：高速(全速)USB 2.0 OTG Transceiver ISP1504A19.2MHz Crystal 双路USB电源分配开关MIC2536ESD Filter IP4059（可选）4、 CMOS摄像头 CMOS摄像头接口没有固定标准，可以采用48Pin CSI Connector，包括CSI数据传输(MCLKFVLVPIXCLKDATA15:0)、GPIO传感器控制(RESETPOWD)、I2C (SDA SCLK)和电源供电四个部分 输入电压：2.8V1.8V(模拟数字)，

13、0.1uF滤波电容 一般摄像头都是8bit数据 信号接上拉电阻，最好都通过buffer驱动和FPGA通信 我们现在有一个Freescale的CMOS摄像头，48Pin CSI Connector接口，只需安装驱动程序即可5、 CF&SD Card CF&SD都可作为外设存储器，SD卡可兼容MMC卡，3.3V输入电压 SD 9Pin结构，接口定义为Data2Data3CMDgnd3.3VCLKgndData0Data1，FPGA输出的Data可直接连接外设存储器 MMC 7Pin结构，两侧比SD卡各少一个Data pin CF 50Pin结构较复杂，从功能上说，SD可以实现大容量存储，个人认为不

14、需要再在板上设计CF接口 接口选择：CF SAMTEC CFT-150(可选)6、 JTAG JTAG有20Pin和14Pin两种标准接口，两者电气特性一致，没有本质差别 我们选用20Pin结构，接口定义为Pin nodescriptionPin nodescriptionPin nodescriptionPin nodescription1Vref6GND11RTCK16GND2VCC7TMS12GND17NC3TRST8GND13TDO18GND4GND9TCK14GND19NC5TDI10GND15SRST20GND TRSTTDITMSNRST可接不高于10K上拉电阻防止误触发 TCK

15、RTCK可接不高于10K下拉电阻防止误触发 VCC3.3V供电，Vref也可直接连接3.3V7、 键盘 外接键盘采用20PIN接口 接口定义如下图8、 LCD接口 配合我们目前有的一套34PIN SHARP LCD接口，接口定义如下： 40PIN 并口LCD，接口定义如下图 16PIN 串口LCD，接口定义如下图 5V/3.3V/2.8V/1.8V供电，加10uF滤波电容9、 MICTOR Tektronix and Agilent logic analyzer connectors Agilent有90Pin、40Pin两种标准接口，我们选用40Pin接口，3.3V供电 要和JTAG TRS

16、T/TDI/TDO/TCK/TMS五个引脚连接 数据和时钟引脚可根据Agilent式样书布线 MICTOR选择依赖逻辑分析仪设备厂家的标准，不同的厂家标准不同，也可参考FS2公司的产品说明，对应38Pin Mictor10、 板间高密度高速接口现在还不能确定基板和核心板间有多少线需要连接，SAMTEC DPAF-3.0高密接口有184Pin，占用面积合适（1*5cm），围绕核心板边放置4个高密接口可以有4*184=736Pin应该可以满足设计需求。高密接口必然带来信号的损失，影响信号传输的速度，选择知名厂家产品尤为重要。一个高密连接器有四组位置对称引脚便于排列，引脚序号如下图：A1A2A46A

17、45B1C1D1B2C2D211、 扩展口扩展口种类较多，选择主要看应用，我选3*24pin接口。根据应用选择放置位置。上侧扩展口用来扩展USB、UART和I2C，右下角两个扩展口一个用来扩展SD和KEYPAD，另一个作为GPIO预留口。12、 PCI-Express接口PCI-Express的接口有1X、2X、4X、8X、12X、16X、32X多种标准，选择较常见的4X PCI-Express接口。接口定义如下表：PinSide B ConnectorSide A Connector#NameDescriptionNameDescription1+12v+12 volt powerPRSNT

18、#1Hot plug presence detect2+12v+12 volt power+12v+12 volt power3RSVDReserved+12v+12 volt power4GNDGroundGNDGround5SMCLKSMBus clockJTAG2TCK6SMDATSMBus dataJTAG3TDI7GNDGroundJTAG4TDO8+3.3v+3.3 volt powerJTAG5TMS9JTAG1+TRST#+3.3v+3.3 volt power103.3Vaux3.3v volt power+3.3v+3.3 volt power11WAKE#Link Rea

19、ctivationPWRGDPower GoodMechanical Key12RSVDReservedGNDGround13GNDGroundREFCLK+Reference ClockDifferential pair14HSOp(0)Transmitter Lane 0,Differential pairREFCLK-15HSOn(0)GNDGround16GNDGroundHSIp(0)Receiver Lane 0,Differential pair17PRSNT#2Hotplug detectHSIn(0)18GNDGroundGNDGround19HSOp(1)Transmitt

20、er Lane 1,Differential pairRSVDReserved20HSOn(1)GNDGround21GNDGroundHSIp(1)Receiver Lane 1,Differential pair22GNDGroundHSIn(1)23HSOp(2)Transmitter Lane 2,Differential pairGNDGround24HSOn(2)GNDGround25GNDGroundHSIp(2)Receiver Lane 2,Differential pair26GNDGroundHSIn(2)27HSOp(3)Transmitter Lane 3,Diffe

21、rential pairGNDGround28HSOn(0)GNDGround29GNDGroundHSIp(3)Receiver Lane 3,Differential pair30RSVDReservedHSIn(3)31PRSNT#2Hot plug detectGNDGround32GNDGroundRSVDReserved13、 DDR（DDR2）接口DDR采用184PIN DIMM结构，金手指每面92PIN，金手指上有一个卡口；DDR2采用240PIN DIMM结构，金手指每面120PIN，金手指上有一个卡口。DDR是一个高速而复杂的接口，由于将接口放置于底板上，和FPGA之间的数

22、据通信距离加长且通过高密连接器对信号完整性产生一定的影响，因此DDR PCB Layout至关重要，主要需要考虑反射（阻抗匹配问题）、串扰（信号相互干扰问题）、地弹（电源性能）三大问题。选择184 PIN DIMM结构DDR，包括64根数据+17根地址+6时钟+片选+行列选通，接口定义如下表：PIN信号线定义信号线定义信号线定义信号线定义1SMBCLKSMBDATAVDDSA22WPGNDSA1SA03D59D58VDDD634DQS#7VDDD62DQM75D57D56GNDD616VDD/DGNDD60NC7D51D50VDDD558DQS#6VDDD54DQM69DCLK2DCLK2#V

23、DDNC10GNDD49D53D5211D48NC/CS2VDDNC/CS312VDDD43D47D4613D42DQS#5GNDDQM514GNDSCASA#CS#1CS#015D41SWEA#VDDD4516VDDD40SRASA#D4417D35SBS0GNDD3918GNDD34D38DQM419DQS#4D33VDDD3720VDDD32D36GND定位卡定位卡定位卡定位卡PIN信号线定义信号线定义信号线定义信号线定义1SBS1CB3CB7VDD2GNDCB2CB6A103A0DQS8DQM8GND4VDDCB1DCLK0#DCLK05CB0A1VDDCB56GNDA2CB4D317

24、D27D26GNDD308VDDA4A3BQM39DQS#3D25VDDD2910GNDD24D28A611A5D19GNDD2312VDDA7A8D2213D18A9VDDDQM214GNDDQS#2A11D2115D17D16GNDA1216VDDCKE0D20BA217D11D10VDDCKE118GNDDCLK1#D15D1419DCLK1VDDVDDDQM120DQS#1D9D13D1221D8GNDVDDA1322NCNCNCNC23D3VDDGNDD724D2DQS#0D6DQM025D1GNDVDDD526D0VREFD4GND四、 PCB Layout说明1、 PCB选材考虑

25、到高速PCB的电磁兼容和信号完整性问题，采用FR-4材质PCB，介电常数在4.14.5之间。2、 层和传输线Layout1) 基板 考虑到高速PCB的电磁兼容和信号完整性以及RF模拟信号问题，基板采用八层板Layout，各层描述如下：Signal/GND/Signal/Power/GND/Signal/GND/Signal；传输线为50欧姆特征阻抗，设计说明请参考下图：铜箔层(signal/gnd/power)，厚度均为1.4mil=35um.介质层，介电常数4.1，介电层各层厚度如上图标注.5mil5mil12mil12milsignalsignalsignalsignalgndgndgnd

26、power12mil12mil不固定，可根据板厚而定，可定为10mil顶层和底层高速传输线和RF线宽8mil，中间层高速传输线宽9mil，计算过程不赘述.为确保开发板抗损坏，将整体板厚设计为2mm=79mil，这样power和gnd之间的介电层厚度为：79-12*4-5*2-1.4*8=10mil.电源和地线走线原则上要比传输线更宽，这里不作线宽规定，视布线实际情况而定，其他低速信号线和连接线也没有明确要求。2) FPGA核心板核心板FPGA引脚较多，信号线连接复杂，采用14层板Layout，各层描述如下：Signal/GND/Signal/Signal/GND/Signal/Power/GN

27、D/Signal/GND/Signal/Signal/GND/Signal设计说明请参考下图：整体板厚设计为82mil铜箔层(signal/gnd/power)，signal厚度均为0.6mil，gnd/power厚度均为1.2mil介质层，介电常数4.1，介电层各层厚度如上图标注.3mil8mil8mil4milpowersignalsignalsignalgndgndsignalgnd4mil8mil4mil顶层和底层高速传输线线宽6mil，4、5、11、12层高速传输线宽14mil，6、9层高速传输线宽10mil，计算过程不赘述.signalgndsignalsignalsignalgnd3mil4mil8mil4mil4mil8mil电源和地线走线原则上要比传输线更宽，这里不作线宽规定，视布线实际情况而定，其他低速信号线和连接线也没有明确要求。3、 高速传输线延时问题对于核心板，由于器件紧紧围绕着FPGA布局，延时问题并不严重，而对于基板，部分信号连接线较长，需要考虑延时问题：一般的将顶层和底层高速信号的延时在180ps/inch，中间层高速信号的延时在1