简易逻辑分析仪EDA技术课程大作业.docx

1、简易逻辑分析仪EDA技术课程大作业EDA技术课程大作业设计题目： 简易逻辑分析仪设计 学生姓名： 学 号： 专业班级： 电子信息工程（1）班 2012年5月28日目录1.设计背景和设计方案 11.1 设计背景 11.2 设计方案 12. 方案实施 22.1 LPM计数器模块的设计 22.2 LPM随机存储器模块的设计 42.3 数字信号采集电路顶层文件的设计 92.4 仿真与测试 93.结果和结论 114.参考文献 115.附件 12附件一：电路原理图 12简易逻辑分析仪设计1.设计背景和设计方案1.1 设计背景随着大规模和超大规模集成电路以及计算机、DSP、FPGA、嵌入式系统的迅速发展，数

2、字系统的能力得到了大幅度的提高，可以完成非常复杂的任务，因而得到了广泛的应用；但另一方面，系统的复杂度也越来越高，这就给设计和调试带来了一定的难度，传统的示波器等检测仪器并不能对数字系统进行检测和分析，而逻辑分析仪作为数据分析最有用、最有代表的一种，在现代电路系统设计与测试中得到了普遍的应用，逻辑分析仪也称逻辑示波器，它是一个多通道逻辑信号或逻辑数据采样、显示与分析的电子设备。逻辑分析仪可以将数字系统中的脉冲信号，逻辑控制信号，总线数据，甚至毛刺脉冲都能同步高速地采集进该仪器中的高速RAM中暂存，以备现实和分析。因此逻辑分析仪在数字系统、甚至计算机的设计开发和研究中提供了必不可少的帮助，但其价

3、格十分昂贵，对于一般的教学或实验室使用来说不太合适。本次我采用 PC 机和 EDA技术设计了一种简易逻辑分析仪的数字信号采集电路模块。1.2 设计方案LPM是Library of Parameterized Modules（参数可设置模块库）的缩写，Altera提供的可参数化宏功能模块和LMP函数均基于Altera器件的结构作了优化设计。Quartus II 中含有大量的功能强大的LPM模块，本次通过设计一个简易逻辑分析仪，给出MegaWizard Plug-In Manger管理器对同类宏模块的一般使用方法。本次设计的数字信号采集电路主要由三个功能模块构成：一个10为计数器LPM_COUNT

4、ER模块、一个LPM_RAM模块和一个锁存器74244。2. 方案实施2.1 LPM计数器模块的设计首先打开一个原理图编辑窗，存盘取名位SLA，然后将它创建成工程，再依次进入本工程的原理图后，单击左下的Mega Wizard Plug-In Manger管理器按钮，然后进入如图2-1所示的窗口，选择LPM-COUNTER模块，再选择Cyclone和VHDL；文件取名为CNT10B。图2-1 从原理图编辑窗进入LPM计数器编辑模块最终生成的LPM计数器文件如图2-2所示。图2-2 LPM计数器模块LPM计数器模块的VHDL文件如下：LIBRARY ieee;USE ieee.std_logic_

5、1164.all;LIBRARY lpm;USE lpm.all;ENTITY CNT10B IS PORT (aclr : IN STD_LOGIC ; clk_en : IN STD_LOGIC ; clock : IN STD_LOGIC ; q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0);END CNT10B;ARCHITECTURE SYN OF cnt10b IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (9 DOWNTO 0); COMPONENT lpm_counter GENERIC (lpm_direction :

6、 STRING; lpm_port_updown : STRING; lpm_type : STRING; lpm_width : NATURAL); PORT (clk_en : IN STD_LOGIC ; aclr : IN STD_LOGIC ; clock : IN STD_LOGIC ; q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0); END COMPONENT;BEGIN q UP, lpm_port_updown = PORT_UNUSED, lpm_type = LPM_COUNTER, lpm_width = 10) PORT MAP (clk

7、_en = clk_en, aclr = aclr, clock = clock, q = sub_wire0);END SYN;2.2 LPM随机存储器模块的设计按照以上设计LPM计数器模块，再次打开Mega Wizard Plug-In Manger管理器按钮，然后进入如图2-3所示的窗口，选择RAM：1-PORT模块，再选择Cyclone和VHDL，文件取名为RAM0。然后按照设计要求选择合适的参数制定本次设计所需要的模块，在设计本模块时，最关键的一步就是调入初始化文件fangbo.mif文件，本次设计的mif文件由康芯的MIF文件生成器生成，该文件的数据位10位，数据深度为1024的矩

8、形波数据，该文件部分内容如图2-4、2-5所示。MIF文件的调用方式如图2-6所示。最终生成的LPM随机存储器模块如图2-7所示。图2-3 从原理图编辑窗进入LPM_RAM编辑模块图2-4 MIF文件内容 图2-5 MIF文件内容图2-6 MIF文件调用图 2-7 LPM随机存储器LPM随机存储器模块的VHDL设计文件：timescale 1 ps / 1 psmodule RAM0 (address, data, inclock, inclocken, wren,q); input 9:0 address; input 7:0 data; input inclock; input inclo

9、cken; input wren; output 7:0 q; wire 7:0 sub_wire0; wire 7:0 q = sub_wire07:0; altsyncram altsyncram_component ( .clocken0 (inclocken), .wren_a (wren), .clock0 (inclock), .address_a (address), .data_a (data), .q_a (sub_wire0), .aclr0 (1b0), .aclr1 (1b0), .address_b (1b1), .addressstall_a (1b0), .add

10、ressstall_b (1b0), .byteena_a (1b1), .byteena_b (1b1), .clock1 (1b1), .clocken1 (1b1), .clocken2 (1b1), .clocken3 (1b1), .data_b (1b1), .eccstatus (), .q_b (), .rden_a (1b1), .rden_b (1b1), .wren_b (1b0); defparam altsyncram_component.clock_enable_input_a = NORMAL, altsyncram_component.clock_enable_

11、output_a = BYPASS, altsyncram_component.init_file = fangbo.mif, altsyncram_component.intended_device_family = Cyclone III, altsyncram_component.lpm_hint = ENABLE_RUNTIME_MOD=NO, altsyncram_component.lpm_type = altsyncram, altsyncram_component.numwords_a = 1024, altsyncram_component.operation_mode =

12、SINGLE_PORT, altsyncram_component.outdata_aclr_a = NONE, altsyncram_component.outdata_reg_a = UNREGISTERED, altsyncram_component.power_up_uninitialized = FALSE, altsyncram_component.ram_block_type = M9K, altsyncram_component.read_during_write_mode_port_a = NEW_DATA_NO_NBE_READ, altsyncram_component.

13、widthad_a = 10, altsyncram_component.width_a = 8, altsyncram_component.width_byteena_a = 1;endmodule2.3 数字信号采集电路顶层文件的设计按照实验要求，连接好电路，如图2-8所示。图2-8是一个八通道的逻辑数据采集电路，主要由三个功能模块构成：一个LPM_RAM、一个10为计数器LPM_COUNTER和一个锁存器74244。RAM0是一个八位的RAM，存储1024字节，有10跟地址线address9.0，它的data7.0和q7.0分别是8位数据输入和输出总线；wren是写入允许控制，高电平有效

14、；inclock是数据输入锁存时钟；inclocken是此时钟的使能控制线，高电平有效。图2-8 数字信号采集电路顶层文件2.4 仿真与测试新建一个波形仿真文件设置合适的参数，存盘取名为SLA.vwf,如图2-9所示。对图2-8电路的时序仿真报告波形图如图2-10所示。注意对激励信号，即输入信号CLK、CLK_EN、CLR、WREN和输入总线数据DIN7.0的激励信号波形的的设置及时序安排。图2-9 仿真参数设置波形图2-10 仿真结果图3.结果和结论由图2-10的波形可以看到，在RAM数据读出时间段，能正确地将写入的数据完整地按地址输出。这表明图2-10的电路能成为一个8通道的数字信号采集系统；换句话说，本次设计的设计思路完全正确，设计的数字信号采集系统可以正常工作。本次设计实验只是利用RAM和一些辅助器件设计一个数字信号采集电路模块。但如果进一步配置好必要的控制电路和通信接口，就构成一台实用的设备。4.参考文献1潘松，黄继业.EDA技术实用教程VHDL（第四版）.北京：科学出版社，20105.附件附件一：电路原理图