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1、名词概念解释1、 名词概念解释：(1)ASIC： Applicatio n Specific In tergrated Circuits )即专用集成电路， 是指应特定用户要求和特定电子系统的 需要而设计、制造的集成电路。(2) FPGA：Field Programmable Gate Array),即现场可编程门阵列，它是在 PAL、GAL、CPLD等可编程器 件的基础上进一步发展的产物。(3) SOC:： System on Chip的缩写，称为芯片级系统，也有称 片上系统，意指它是一个产品，是一个有专用目标的集成电路，其中包含完整系统并有嵌入 软件的全部内容。(4)SOPCSystem-

2、on-a-Programmable-Chip，即可编程片上系统。用可编程逻辑技术把整个系统放到一块硅 片上，称作 SOPC。(5) NIOS II: Altera推出的支持使用专用指令 的32位RSIC嵌入式处理器(6) I/O: I/O是input/output的缩写，即输入输出端口。每个设备都会有一个专用的 I/O地址，用来处理自 己的输入输出信息(7) IP: IP是英文In ternet Protocol (网络之间互连的协议)的缩写，中文简称为 网协”也就是为计算机 网络相互连接进行通信而设计的协议。(8)VHDL :是一种用于电路设计的高级语言，标准硬件描述语言。(9) veril

3、og HDLVerilog HDL 是一种硬件描述语言( HDL:Hardware Discription Language ),是一种以 文本 形式来描述数字系统 硬件的结构和行为的语言，用它可以表示逻辑电路图、 逻辑表达式，还可以表示数 字逻辑系统所完成的逻辑功能。(10) HDL：HDL(Hardware Description Language),是硬件描述语言。 顾名思义，硬件描述语言就是指对硬件电 路进行行为描述、寄存器传输描述或者结构化描述的一种新兴语言。(11)EDAEDA是电子设计自动化| (Electronic Design Automation )的缩写，一种使开发人应尝

4、试将整个设计 过程自动化的技术。(12)功能仿真：又称为前仿真(Pre-layout Simulation ),目的是分析电路的逻辑关系的正确性。(13)后仿真:后仿真”指的是版图设计完成以后，将寄生参数、互连延迟反标到所提取的电路网表中进行仿真，对电路进行分析，确保电路符合设计要求(14)设计综合：将设计的电路由高层次描述转述成优化的门级网表的过程。(15) 设计验证：对电路(或系统)进行检查，以确定该电路(或系统)达到了规定的要求。 嵌入式系统 的定义：以应用为中心、以计算机技术为基础、软硬件可裁剪、适应应用系统对功能、可靠性、成 本、体积、功耗等严格要求的专用计算机系统。(16)嵌入式系

5、统的组成：嵌入式系统主要由嵌入式处理器、外围设备、嵌入式操作系统及应用软件等组成，它是集 软硬件于一体的可独立工作的“器件”。其中：嵌入式处理器是嵌入式系统的核心部件， 具有小型化、高效率、高可靠性、高集成度等特点。外围设备是嵌入式系统中用于完成存 储、通信、调试、显示等辅助功能的部件。2、 填空题(1) NiosII处理器有三种运行模式：_,_,_。(2) Cyclo nell FPGA 支持串行配置器件的 isp编程，该特性是通过 _ 和_利用JTAG接口实现的。(3)在SOPC Builder中，复位地址的偏移量是_,异常地址的偏移量是_。(4)在NiosII的多处理器系统中，最常用的共

6、享资源是 _。(5)根据Flash是否支持处理器的直接读操作， NiosII处理的bootloader分成两种模式：_、 _。(6) 用C/oS-ll操作系统实现以太网与轻量IP功能的时候，以太网的中断号至少是 _。(7) Altera 公司的FPGA常用的配置方式：_、_，_。(8) Cyclonell FPGAh面集成的 Block RAM为 M4K 一个 M4K勺大小是 _。(9)使用Quartusll进行FPGAS计的开发流程是：设计输入、_、_、仿真、 _。(10) NiosII IDE为软件开发提供了 4个主要功能：工程管理器、编辑器和编译器、调试器 ，_下 载器 _。（11） S

7、OP（组件On-chip Memory可以用作RAM外卜，还可以设置成_ROM,甚至可以设置成双口存 取。（12） Cyclonell EP2C35器件包含4个PLL,每个PLL均有_3_个输出。其中第_3_个输出的驱 动能力最强。（ 13）基于微电子设计的电路通常包含有：组合逻辑电路和 _时序_逻辑电路。（14） 基于微电子设计的电路通常包含有： _组合逻辑 _电路和时序逻辑电路。（15） SOC是_片上系统 System on Chip_的缩写，EDA是_电子设计自动化 Electronic Design Automation _的缩写。（16） 电子系统设计主要有 _原理图输入法 _和硬

8、件描述语言设计方式，前者比较直观，形象，但 通用可移植性弱； 后者利用文本的形式描述和设计电路， 常用的两种硬件描述语言是 _VHDL_ 和_Verilog HDL _。（17） 现在集成电路设计主要采用硬件描述语言来描述自己的设计， 然后利用EDA工具进行仿真和综 合，转换成某种目标文件，然后利用 ASIC实现。请问综合的主要作用是_综合就是把硬件描述 语言 / 原理图转换为综合网表的过程 _。（18） 在基于EDA设计的技术中，有两种基本设计思路，一种是自顶向下的设计思路，一种是_自底 向上_的设计思路。（ 19）在过去的几十年中， 数字电路设计技术发展迅速， 经历了_小规模集成电路 _、

9、_中规模集成 电路_，_大规模集成电路_，_超大规模集成电路_，直到今天的soc我们可以把一个 完整的系统集成在一个芯片上。（20）设计仿真具体分为_功能仿真（前仿真）_和_时序仿真（后仿真）_，前者对电路的RTL模型的 仿真，不考虑信号的时延关系， 而后者是对综合或布局布线的网表进行的仿真， 考虑信号的时 延关系。3、选择题（1） 基于FPGA勺嵌入式系统，下面说法正确的是（ D ）A.只有运行NiosII软核的FPGA系统才是嵌入式系统B.基于FPGA勺嵌入式系统是在FPGA中运行可配置的软核C基于FPGA勺嵌入式系统主要特点是运行速度比其他嵌入式系统要快D.基于FPGA勺嵌入式系统是FP

10、GA最主要的应用方向（2） 对于FPGA芯片来讲，下列说法错误的是：（ C ）A.FPGA1现场可编程逻辑器件的缩写B.FPGA勺内部可以集成 DSP PowerPC等模块C.FPGA1非易失性器件D.FPGA勺内部逻辑可以反复修改（3） 下列不属于FPGA片内资源的是哪个？ （ C ）A.PLL （锁相环） B. LUT （查找表）C.NiosII软核处理器 D. DSP处理模块（4） 下列关于SOPC勺说法正确的是：（ A ）A.SOPC系统可以对其结构进行修改，即可以说 SOP（是永不过时的嵌入式系统。B.NiosII 是一种软核处理器，故可以任意修改其内部结构。C.NiosII可以脱离

11、FPGAS片单独运行。D.SOPC系统具有体积小、快速灵活、低功耗等优点。（5） 下列可综合的Verilog HDL语句是：（A ）A.！= B. taskC. initial D. #delay（6） 下列Verilog HDL表达式中正确的是：（B ）A.4b001 1 = 5b00010 ；B.！4b1011 | ! 4b0000 = 1b1C.4b1010 & 4b1101 = 1b1 ；D.4b1011 & 4b0100 = 4b1111 ；7） 下列选项中哪个不是嵌入式系统软硬件划分的原则。 （ A ）A.系统优化原则B.资源利用率原则C.性能原则D.性价比原则（8） Niosll

12、的系统中SDRA的IP核时钟与系统全局时钟相差多少度？（ A ）A.-60 度 B. -50 度C. -70 度 D. -90 度（9） 下列描述可以在FPGA中稳定运行的是：（ B ）A.状态机编码中采用二进制编码方式B.在时钟上升沿到来时 A的值由“ 1001 ”变为“ 0110”C.大量采用异步电路设计D.采用时钟的正负沿调整采样（10） 下列不属于FPGA应用范围的是（D ）A.信号处理 B 智能应用C手持PDA D 超大屏幕显示11） 下列关于软核处理器的说法，正确的是（ B ）A.软核处理器执行VHDL编写的程序B.软核处理器是集成在FPGA中的模块C.Niosll、Microbl

13、aze、PowerPC MIPS都属于软核处理器的范畴DNiosll 软核可以修改它的指令和外设12） 下列说法正确的是（ A ）A.lP 核可以挂载到不同的总线上B.系统中的IP核不支持Veriog HDL和VHDL昆合编写C.同一个IP核在不同的FPGA中具有相同的性能D.嵌入式软核处理器并不属于IP核的范畴（13） 关于SOPC勺说法，错误的是（ B ）A.SOPC勺系统中至少包含一个NiosII软核B. SOP（技术包含了嵌入式设计的全部，除了硬件 PCB外，还包括处理器和实时多任务操作系统（ RTOS）C.SOP（可以体现软硬件协同设计技术D. 如果FPGA中集成了硬核处理器，无论是

14、否使用，系统都属于 SOPC系统（14） 下列不属于FPGA片内资源的是（ A ）A.高速串行收发器 B . PLL （数字锁相环）C. RAM D . FIFO （先进先出）15）下面哪项不属于 NiosII 软核的可定制性（ D ）A.可以修改基于NiosII的IP核 B .提高或降低工作频率C增加或取消MM（内存管理单元） D .自定义NiosII指令（16）关于FPGA勺配置问题下列说法的正确的是（A ）A.EPCS16勺容量是16MbB.FPGA仅支持EPCSE置C.FPGA勺配置优先级最高的是EPCSD.EPCSE置FPGA!于PS （被动）方式17）关于 NiosII 软核启动过

15、程，下列说法错误的是（ D ）A.NiosII软核的启动过程主要分为 FPGA器件的配置和Niosll程序的加载B.CFI Flash可以保存FPGA勺配置文件、Niosll程序和其他文件数据C.FPGAE置文件（.sof ）和Niosll程序（.elf ）都可以保存在EPCSD. 使用CFI Flash做为Niosll启动的器件时，FPGAE配置数据从CFI Flash读出并加载, 然后执行Bootloader把保存的Niosll程序复制SDRA执行（18） 下列可以在FPGA中稳定运行的是（ B ）A.在设计中同时存在大量同步和异步设计B状态机编码采用二进制码和独热码混合形式C使用很多已经

16、验证好的IP核，但没有做整体的仿真D.有的模块采用时钟上升沿，有的模块采用时钟下降沿（19） 下列哪项不是PLL锁相环的功能：（ A ）A.PLL可以优化时钟，故有效降低 FPGA芯片的功耗。B.PLL核是集成在FPGA内的硬IP核，故无论使用与否 PLL都存在在FPGA中。C.使用PLL可以有效减少时钟偏斜的现象D.PLL 可以调整时钟的频率，占空比，相位等20） 下列关于存储器的说法错误的是 ： （ D ）A.Nor flash 的的特点是写入数据慢读出数据快。多用于存储指令。B.所有的Flash存储器都存在“位交换”，故必须使用 EDC/EC（算法以确保稳定性C.Sram 是静态随机存储

17、器，一般读写速度很快但容量较小。D.DDR是在SDRA的基础上提高一倍时钟。（21） 在FPGA设计中不属于软件硬件协同设计的是（ C）AC2H（ C to Hardware ）硬件加速编译器B难于用软件实现的部分功能用硬件实现C在C程序中使用自定义外设的函数D.根据顶层设计要求，合理划分软硬件结构（22） 下列关于Verilog HDL模块连接正确的是：（C ）Module1Module2(.a ( code1).clk( clk ).rst( rst ).b( k1 )）;A.a 是顶层模块， code1 是底层模块。B.b 是顶层模块， k1 是底层模块。C.Modulel是底层模块，M

18、odule2是顶层模块。D.Module2的端口可以用reg类型定义（ 23） 下列不属于软核处理器的是： （ D ）ALeon3 B. OpenRisc1200C. Microblaze D. MIPS（24）关于SystemC和SystemVerilog的说法正确的是（ C ）A.SystemC适合顶层建模，SystemVerilog适合验证B.SystemVerilog适合顶层建模，SystemC适合验证C.SystemVerilog 是 Verilog 的升级版本D.SystemC可以直接转换为RTL代码4、判断题（在题后括号内填入：2 / X）（1） NiosII 处理器是可以配置成

19、 16位或 32位的处理器。（ F ）（ 2） Avalon 接口是一个同步协议的接口，所以 Avalon 总线不能与异步设备连接。 （ F ）（3） 在SOP（设计中，SDRA控制器核与SDRA芯片之间需要PLL调整时钟相位。（T ）（ 4） ANSI C 数据类型不能明确地定义数据的宽度。 （ T ）（5） 在 SOPC Builder 中 Auto-Assign IRQs 能做出最好的 IRQ分配。（F ）（6） 在设计时可以将NiosII程序和FPGA配置数据同时存放在同一个 Flash中，这就需要一个配置 控制器来驱动Flash输出配置数据以完成FPGA勺配置。（T ）（7） 在SO

20、PC Builder中定义CPU的复位地址在 Flash，而在Niosll IDE 中程序被连接到 Flash之 外的存储器，那么 elf2flash 实用程序将在用户程序前插入一个 Boot-copier 。（ T ）8） NiosII 的定时器计数模式有两种，一种是单次减 1，另外一种是连续减 1。（ T ）9） 通常处理器的异常地址都是固定的，但是 NiosII 处理器的异常地址是可以配置的。 （ T ） （10） Niosll IDE 不能使用 asm/C/C+昆合编程。（F ）11） NiosII 系统结构中有 32个 32位的通用寄存器， 8个 32位控制寄存器。 （ F ）12）

21、 Avalon 接口是一个同步协议的接口。 （ T ）（13）在较高频率下SDRA控制器核与SDRAM芯片之间需要PLL调整时钟相位。（T ）14） NiosII 的定时器控制器的特性之一是具有增 1、减 1 两种计数模式。（ F ）（15） 在 Quartusll 编译之前，对 FPGA未使用的引脚一般要设置成 As in put tri-stated 。（ T ）（16） Flash的数据总线是三态的， Niosll CPU与Flash相连接时需要 Avalon三态总线桥。（ T ）（17） 在SOPC Builder中定义CPU勺复位地址在Flash，而在Niosll IDE中用户程序被

22、连接 Flash 之外的地址，那么 elf2flash 实用程序将在用户程序前插入一个 Boot-copier 。（ T ）（18） 对于SDRAMS制器的数据引脚，可以与 OUTPU属性的引脚相连，也可以与 BIDIR属性的引脚 相连。（ F ）19） SOPC Builder 提供了一个组件编辑器，一个典型的组件主要有三部分组成：硬件文件、软件 文件和组件描述文件三部分组成。 （ T ）（20） system.h头文件对SOPCM件进行了软件的描述。（ T ）21）组合逻辑的输出不受输入信号的变化而变化。 （ F ）（22） ASIC比FPGA勺设计流程长，但却有批量的价格优势。（F流程短

23、）23）在 verilog 语言电路设计中，若某信号定义为 reg 变量，哪么它一定是一个触发器的输出信号。 （ F 寄存器）（24）在仿真电路中，_timescale 1us/1 ns 伪指令定义了仿真电路的时间单位是 1us。（T 时延单位为 1us, 时延精度为 1ns）25） 在 verilog 语言电路设计中， always 语句块不可以描述组合电路，因为 always 语句块中的输 出信号必须定义为 reg 变量。（ F ）26） 在 verilog 电路设计中，如果一个 reg 类型变量，在多个 always 语句块中被赋值，如果仿真 时没有发现设计有问题，那么逻辑综合也就不会出

24、问题。 （ F ）27） 在 Verilog 电路设计中要避免使用循环语句，因为这些语句是不可逻辑综合的。 （ F ）28） 在数字电路设计中， 不要用多级逻辑产生的时钟， 这样的时钟容易有毛刺， 导致存储元件不能 正确锁存数据。（ T ）5、问答题 /论述题EDA技术的含义和内容是什么？答：电子设计自动化（1 ）实现载体 大规模可编程逻辑器件 可编程逻辑器件（简称PLD）是一种由用户编程以实 现某种逻辑功能的新型逻辑器件。（2） 表达方式硬件描述语言（标准化高） VHDL、Verilog HDL、ABEL（3） EDA 软件开发工具（ 4）硬件下载验证比较电子系统传统设计方法和采用 EDA技

25、术设计方法的区别。 答： 传统方法（ 1 ） .从下至上（ 2） .通用的逻辑元、器件（ 3）系统硬件设计的后期进行仿真和调试（ 4） .主要设计文件是电原理图 EDA 方法1.自上至下2.可编程逻辑器件3系统设计的早期进行仿真和修改4多种设计文件，发展趋势以HDL描述文件为主5降低硬件电路设计难度EDA技术有哪些突出的优点？答：1采用自顶向下的方法2采用系统早期仿真3多种设计描述方式4高度集成化的eda开发系统5PLD 在系统编程能力6可实现单片系统集成减少产品体积重量 减低成本7提高产品可靠性8提高保密性和竞争能力9降低产品功耗 提高电子产品的工作速度你认为EDA技术的核心是什么？请详细说

26、明理由。答：逻辑综合是 EDA技术的核心，它是将高层次描述自动转换为低层次描述的过程。可与 FPGA/CPLD或构成ASIC的门阵列基本结构相映射的网表文件，综合后的结果可以为硬件系统 所接受。一个电子系统可由单片机技术实现，也可由 EDA技术实现，请比较两种方案各自的特点答：EDA是用以描述各类硬件的就像可以描述单片机也可以描述译码器计数器等，它的造价较高但可以实现许多硬件的仿真，但因此实用性就低了。而单片机则专门用于控制，相对造价便宜程序简单，所 以一般的电子系统不使用 EDA。Altera器件有哪些类型？各自特点是什么？Cyclone II系列的FPGA器件的主要组成部分是什么？ FPG

27、A芯片中的LE、LUT代表什么含义，其作用是什么？答：Cyclone II器件容量有460868416个逻辑单元，还具有新的增强特性，包括多达 1.1Mbit 的嵌入存储器、多达150个嵌入18X18乘法器、锁相环、支持外部存储器接口及差分和单端I/O 标准ISP有什么意义？CPLD和 FPGAt什么差异？在实际应用中各有什么特点？ 答：一.结构上的不同：FPGA :（现场可编程门阵列）1） 内部互联结构由多种长度的连线资源组成，每次布线的延迟可不同，属统计型结构 ；2） 逻辑单元主体由静态存储器（SRAM）构成的函数发生器（即查找表）,通过查找表可实 现逻辑函数功能；3） 采用SRAM工艺，

28、含查找表逻辑单元. CPLD :复杂可编程逻辑器件1）内部互联结构由固定长度的连线资源组成，布线的延迟确定 ，属定型结构；2 ）（实现逻辑功能的基本单元不同）CPLD由与或阵列组成,FPGA: FPGA查找表.3) 采用 EEPRO 工艺 任意一个逻辑组合都可以用”与 -或”表达式来描述， 能实现大量的逻辑功能 .二.集成度不同CPLD EEPROM 500 50 000 门 (颗粒大，容量有限。 )FPGA SRAM 1 K 1千万门( 颗粒小，容量较大，目前可达上几千万门 )三 使用范围不同 :CPLD 逻辑能力强 , 而寄存器少 (1K 左右 ), 适用于控制密集型系统， FPGA逻辑能

29、力较弱，但寄存器多(100K)，适用于数据密集型系统； 四. 使用方法的不同 ( 生产工艺不同 )FPGA采用RAM工艺;需用专门的ROM进行数据配置. CPLD 采用 CMOS EEPROM 工艺，可电擦除、可重复编程。1)可编程器件是如何分类的？2)Altera 新型系列可编程器件的内部结构有哪些变化？(3) 如何评价器件内部的大容量存储器和 DSP块？(4)有哪些器件系列支持Nios U嵌入式处理器？(5)Quartus U软件有哪些主要的设计特性？(6)Quartus U软件有几种设计流程，各流程之间的关系如何？(7)Quartus U软件有几种设计输入方法？如何生成自己的功能模块？8

30、)在全编译过程中，各功能模块有哪些设置特点？如何从编译报告中查看设计性能？9)功能仿真与时序仿真有什么区别？如何正确查看这两种仿真结果的波形？(10) 在Quartus U软件中如何进行设计的引脚分配？11) 如何选择编程硬件？如何改变器件的编程模式？(12) 结合第2章内容考虑，Quartus U软件是如何实现与第三方 EDA工具接口的？(13)当在ModelSim软件中进行设计仿真时，为什么不能直接在Windows资源管理器中建立设 计仿真库，而必须在ModelSim中使用菜单操作或使用vlib、vmap命令完成？(14)如何在ModelSim软件中设置Altera仿真库？(15)在Quartus U软件中如何设置后台调用第三方综合、仿真工具？(16)比较说明Nios U相对第一代Nios有哪些特点和优势？(17)简述Nios U嵌入式系统的开发流程。(18)什么是SOP(技术？它的基本特征有哪些?(19)SOPC Builder 有哪些功能特点？(20)查看所安装的 SOP