计算机组成原理秋答案剖析.docx

1、计算机组成原理秋答案剖析哈工大20032004学年 秋 季学期 计算机组成原理 试 题 答 案一、填空（24分）1预处理；数据传送；后处理。23200；3300。305H；F3H。41,1111111;0.111（23个1）；2127(1-2-23)；0,0000000;1.011（22个1）；-2-128(2-1+2-23)。5访存。620；9；5；13。7Cache-主存；主存-辅存。8链式查询；独立请求；以最慢速度的部件设计公共时钟；各部件存取时间比较一致的。二、名词解释(20分)1 机器周期和时钟周期答：机器周期：基准，存取周期。时钟周期：节拍，时钟频率的倒数，机器基本操作的最小单位。

2、2 周期挪用和向量地址答：周期挪用：DMA方式中由DMA接口向CPU申请占用总线，占用一个存取周期。向量地址：中断方式中由硬件产生向量地址，可由向量地址找到入口地址。3 中断隐指令及其功能答：中断隐指令是在机器指令系统中没有的指令，它是CPU在中断周期内由硬件自动完成的一条指令，其功能包括保护程序断点、寻找中断服务程序的入口地址、关中断等功能。4 双重分组跳跃进位答：n位全加器分成若干大组，大组内又分成若干小组，大组中小组的最高进位同时产生，大组与大组间的进位串行传送。5 水平型微指令答：水平型微指令的特点是一次能定义并执行多个并行操作的微命令。从编码方式看，直接编码、字段直接编码、字段间接编

3、码以及直接编码和字段直接和间接混合编码都属水平型微指令。其中直接编码速度最快，字段编码要经过译码，故速度受影响。6 超标量和超流水线答：超标量（Super scalar）技术是指在每个时钟周期内可同时并发多条独立指令，即以并行操作方式将两条或两条以上指令编译并执行，在一个时钟周期内需要多个功能部件。超流水线（Super pipe lining）技术是将一些流水线寄存器插入到流水线段中，好比将流水线再分道，提高了原来流水线的速度，在一个时钟周期内一个功能部件被使用多次。三、计算题（6分）X补=0.1001，Y补=1.0011，X/Y补=10101，X/Y= 0.1011，-Y补=0.1101，补

4、码：0.1001+1.00111.110011.10001 +0.11010.0101100.101010 +1.00111.11011011.1010101 +0.11010.011110100.111010101原码：X原=0.1001，Y原=1.1101，0.1001+1.00111.110001.10000 +0.11010.0101010.101001 +1.00111.11010101.1010010 +0.11010.011101010.11100101 +1.00110.000101011四、（6分）答：6244算逻指令OP寻址RR628相对转移指令OP寻址相对位移量-1281

5、276244取数/存数指令双字长指令直接寻址20位地址OP寻址RR16五、（10分）答：A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A000000000000000004K8 ROM两片00001111111111110001000000000000000111111111111100100000000000004K4RAM两片0010111111111111六、（14分）（2）ACCMQALUXIRMDRPCMAR3232323232321616（3）T0PCMAR1RT1M(MAR)MDR(PC)+1PCT2MDRIROP(IR)IDT0Ad(IR)MAR1WT

6、1ACCMDRT2MDRM(MAR)(4)取指Ad(CMDR)CMAROP(IR)CMAR执行Ad(CMDR)CMAR哈工大20022003学年 秋 季学期 计算机组成原理 试 题 答 案一、填空（12分）1127；1/512；-1/512-1/32768；-128。2基地址；偏移量；偏移量；基地址。3访存冲突；相关问题。4300ns；310ns。5指令周期；机器周期；时钟周期；机器周期和时钟周期。二、名词解释(8分)1微程序控制答：采用与存储程序类似的方法来解决微操作命令序列的形成，将一条机器指令编写成一个微程序，每一个微程序包含若干条微指令，每一条指令包含一个或多个微操作命令。2存储器带宽

7、答：每秒从存储器进出信息的最大数量，单位可以用字/秒或字节/秒或位/秒来表示。3RISC答：RISC是精简指令系统计算机，通过有限的指令条数简化处理器设计，已达到提高系统执行速度的目的。4中断隐指令及功能答：中断隐指令是在机器指令系统中没有的指令，它是CPU在中断周期内由硬件自动完成的一条指令，其功能包括保护程序断点、寻找中断服务程序的入口地址、关中断等功能。三、简答（18分）1答：总线在完成一次传输周期时，可分为四个阶段： 申请分配阶段：由需要使用总线的主模块（或主设备）提出申请，经总线仲裁机构决定下一传输周期的总线使用权授于某一申请者； 寻址阶段：取得了使用权的主模块，通过总线发出本次打算

8、访问的从模块（或从设备）的存储地址或设备地址及有关命令，启动参与本次传输的从模块； 传数阶段：主模块和从模块进行数据交换，数据由源模块发出经数据总线流入目的模块； 结束阶段：主模块的有关信息均从系统总线上撤除，让出总线使用权。2答：（1）若Cache采用直接相联映像：字块中含64个字节，字块的位数为b=6。Cache中含有256个字块，所以字块地址位数c=8。主存容量为1M字节，总位数为20。主存字块标记位数t=6。（2）若Cache采用四路组相联映像，字块中含64个字节，字块的位数为b=6。Cache中含有256个字块，每组含有4个字块，所以组地址位数q=6。主存容量为1M字节，总位数为20

9、。主存字块标记位数t=8。3答：设屏蔽位为“1”时表示对应的中断源被屏蔽，屏蔽字排列如下：中断源屏蔽字0 1 2 3 4L0L1L2L3L4 1 1 0 0 0 0 1 0 0 0 1 1 1 0 1 1 1 1 1 1 1 1 0 0 14答：（1）指令字长16位，操作码为7位，寻址特征位2位，地址码7位；（2）27；（3）216；（4）-64 +63四、（6分）答：被加数为 0,101;0.100100，x补 = 00,101; 00.100100加数为 0,100;1.010100，y补 = 00,100; 11.010100（1）对阶：j补 = jx补- jy补 = 00,101 +

10、11,100 = 00,001即j = 1，则y的尾数向右移一位，阶码相应加1，即y补= 00,101; 11.101010 求和 += +Sy补 = 00.100100 + 11.101010 = 00.001110即 x+y补 = 00,101; 00.001110尾数出现“00.0”，需左规。 规格化 左规后得 x+y补 = 00,011; 00.111000x+y补 = 00,011; 00.111000五、（8分）答：DMA方式接口电路的基本组成框图如下：以数据输入为例，具体操作如下： 从设备读入一个字到 DMA 的数据缓冲寄存器 BR 中，表示数据缓冲寄存器“满”（如果I/O 设备

11、是面向字符的，则一次读入一个字节，组装成一个字）； 设备向DMA接口发请求（DREQ）； DMA接口向CPU申请总线控制权（HRQ）； CPU发回HLDA信号，表示允许将总线控制权交给DMA接口； 将DMA主存地址寄存器中的主存地址送地址总线； 通知设备已被授予一个 DMA 周期（DACK），并为交换下一个字做准备； 将DMA数据缓冲寄存器的内容送数据总线； 命令存储器作写操作； 修改主存地址和字计数值； 判断数据块是否传送结束，若未结束，则继续传送；若己结束，（字计数器溢出），则向CPU申请程序中断，标志数据块传送结束。六、（10分）答：地址空间描述如下：ROM对应的空间： 1111 111

12、1 1111 1111 1111 0000 0000 0000RAM对应的空间： 1110 1111 1111 1111 1110 1000 0000 0000选择ROM芯片为2K8位的两片，RAM芯片为2K4位的两片ROM芯片1： 1111 1111 1111 1111 1111 1000 0000 0000ROM芯片2： 1111 0111 1111 1111 1111 0000 0000 0000RAM芯片1、2：（位扩展） 1110 1111 1111 1111 1110 1000 0000 0000CPU与存储器连接图见下页：七、（10分）答：组合逻辑设计的微操作命令：取指：T0：P

13、C MAR，1 RT1：MMAR MDR, PC+1 PCT2：MDR IR, OPIR ID执行：T0：SP MAR, 1 RT1：MMAR MDRT2：MDR PC, SP+1 SP微程序设计的微操作命令：取指微程序：T0：PC MAR, 1 RT1：AdCMIR CMART2：MMAR MDR, PC+1 PCT3：AdCMDR CMART4：MDR IR, OPIR 微操作形成部件T5：OPIR CMAR中断返回微程序：T0：SP MART1：AdCMDR CMART2：MMAR MDRT3：AdCMDR CMART4：MDR PC, SP+1 SPT5：AdCMDR CMAR八、（8分）答：针对存储器，可以采用Cache-主存层次的设计和管理提高整机的速度；针对存储器，可以采用多体并行结构提高整机的速度；针对控制器，可以通过指令流水设计技术提高整机的速度；针对控制器，可以通过超标量设计技术提高整机的速度；针对运算器，可以对运算方法加以改进，如两位乘，或用快速进位链；针对I/O系统，可以运用DMA技术不中断现行程序，提高CPU的效率。